数字基带传输系统的FPGA设计与实现

为了提高系统的集成度和可靠性，降低功耗和成本，增强系统的灵活性，提出一种采用非常高速积体电路的硬件描述语言（VHDL语言）来设计数字基带传输系统的方法。详细阐述数字基带传输系统中信号码型的设计原则，数字基带传输系统中信号编码原理和译码原理；采用硬件描述语言来设计数字基带信号编码器和译码器并进行仿真；采用原理图设计方法设计数字基带传输系统并仿真；整个系统的设计在QuartusⅡ平台上完成，并在Ahera公司的ACEX1K-EP1K30TC144-1芯片上实现。     

基于FPGA的UART设计

UART是一种广泛应用于短距离、低速、低成本通信的串行传输接口。由于常用UART芯片比较复杂且移植性差,提出一种采用可编程器件FPGA实现UART的方法,实现了对UART的模块化设计。首先简要介绍UART的基本特点,然后依据其系统组成设计顶层模块,再采用有限状态机设计接收器模块和发送器模块,所有功能的实现全部采用VHDL进行描述,并用Modelsim软件对所有模块仿真实现。最后将UART的核心功能集成到FPGA上,使整体设计紧凑,小巧,实现的UART功能稳定、可靠。     

通信系统中FPGA设计的仿真与验证

本文介绍应用可编程逻辑器件在通信系统中的一般设计流程、方法以及涉及到的一些工具软件，通过实例分析了FPGA程序设计的仿真结果并对结论进行了验证．同时指出了仿真验证在设计工作中的重要性。     

基于FPGA的基带编码器设计

本文介绍了基带码的相关内容,包括基带码的分类、常用的基带码以及CCITT对码型的建议,详细讲叙了单极性非归零码、双极性非归零码、单极性归零码、双极性归零码、差分码、交替极性码几种码型的特点.根据码型变换规则在FPGA平台上设计编码器,采用Verilog HDL语言进行了设计,并在QuartusⅡ软件上实现了设计仿真验证了编码器的功能.     

基于FPGA的IRIG-B（DC）时码解码设计

IRIG—B（DC）码为普遍应用于航天测控领域的一种标准时间码,测控系统内的设备单元需要从IRIG—B（DC）码中解调出时间信息,传统的IRIG—B（DC）解码单元大多采用单片机来实现,结构复杂,易受干扰,文中提出了一种基于FPGA技术的IRIG-B（DC）解码设计方案及详细的设计方法,用MAX＋plusⅡ仿真软件对该解码设计进行仿真,并应用工程实例验证该设计的正确性。仿真及工程应用结果表明该设计能准确地从IRIG—B（DC）码中提取时间信息,该设计具有器件少、结构简单、设计灵活、解码精度高、可靠性高等特点。     

CDMA2000基带信号发生器的FPGA+DSP实现

提出了基带信号发生器中CDMA2000无线传输技术的下行链路基带处理方案，给出了其数字基带处理原理框图，并详细介绍了设计过程中涉及的各种CDMA关键技术及其软硬件实施方案。     

基于FPGA的TD-SCDMA直放站基带同步模块

第三代移动标准TD-SCDMA系统的上下行切换在同一载频的不同时隙上进行,所以TD-SCDMA直放站必须考虑上下行切换同步问题,本文通过加入时钟同步控制设计,利用快速的数字处理芯片FPGA,实现了TD-SCDMA直放站基带同步控制模块。     

基于FPGA的IRIG-B(DC)码产生电路设计

提出了一种IRIG-B(DC)码产生电路的设计方法.采用Altera公司低功耗Cyclone FPGA系列中的EP1C6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件.为了设置和观察,使用8段数码管、拨码开关和按键来显示、修改和设置天、时、分、秒等时间信息.仿真和试验结果表明,该设计可以产生标准的IRIG-B(DC)码时间脉冲序列.     

一种基于FPGA的3B4B编译码电路

mBnB码是光纤通信系统中常用的码型之一，本文介绍了一种简单实用的384B编码方法，并提出了用Altera开发系统的硬件描述语言VHDL实现全数字384B编译码电路的设计思想和方法，最后给出了波形仿真结果。在接收机中如何用全数字技术完成位同步信号提取是可研究的一个课题，本文给出了针对该编码方法的除数字锁相环之外的一种简单方便的VHDL语言设计方法。     

基于FPGA的IRIG-B DC码解码器的设计

IRIG-B码是标准时间码格式之一,广泛的应用于靶场时间信息的传递和各系统的时间同步。文章介绍使用现场可编程门阵列(FPGA)来实现对IRIG-B DC码的解码,解算出CD码格式的天、时、分、秒信息。与传统的方法相比,具有精度高、体积小、功耗低、工作稳定的优点。     

基于FPGA的2DPSK信号产生器的设计与实现

用VHDL设计了一种2DPSK信号产生器，测试和实际应用表明其性能稳定可靠。     

基于FPGA的巴克码发生器与识别器的设计

文章先介绍了巴克码的特点与巴克码识别器的原理,接着在MAX+plusⅡ 10.0软件平台上,用VHDL语言设计了7位巴克码发生器与识别器,并对其进行了编译和时序仿真,最后又配置到可编程逻辑器件EP1K30TC144-3进行了验证。测试结果表明了该设计的有效性。     

基于FPGA动态信号产生器设计

主要介绍了研制动态5 MHz信号产生器的背景及利用FPGA实现动态5 MHz信号产生器的原理和方法。介绍了所应用的DDS基本原理,说明了信号发生器的内部结构和软件流程。给出了信号产生器关键参数的计算方法。简要介绍了器件选择依据,最后给出了仿真波形。通过试验,验证设计达到了预期目的,充分显示了DDS与FPGA相结合的好处。     

基于FPGA的DDS信号源设计

介绍了DDS(直接数字合成)信号源的原理及组成,给出了VHDL(甚高速集成电路硬件描述语言)源代码,并探讨了在设计中应注意的事项。文中介绍的设计方法和代码已经过实验验证。采用VHDL在FPGA(现场可编程门阵列)器件上完成数字系统的设计,可以大大简化设计过程,提高设计效率,并可以根据实际要求进行灵活修改,充分显示了EDA(电子设计自动化)技术的特点与优势。     

一种基于FPGA的信号发生器的设计方法

介绍了一种基于FPGA(Field-Programmable Gate Array)的信号发生器的设计方法,应用VHDL及QuartusⅡ软件所提供的原理图输入设计功能,结合DDS(Direct Digital Frequency Synthesis)直接数字合成技术加以实现一个可应用于数字系统开发或者实验所使用的信号发生器,它具有结构简单,性能稳定,结构灵活的特点。     

基于FPGA的高斯白噪声发生器设计

高斯白噪声发生器用于雷达系统和通信信道的测试,采用现场可编程门阵列（FPGA）实现噪声发生器的设计,在Altera公司的QuartusⅡ软件环境下,进行模块化设计方案,将FPGA实现的功能分为m序列产生模块、FIR数字滤波器模块、DDS模块和合成模块四个主要功能性模块,详细分析了m序列发生算法、FIR滤波算法和DDS算法。应用VHDL语言实现模块功能性设计。该系统采用CycloneⅡ芯片EP2C8N,输出噪声带宽可调,计算量小,可重复性好。