基于SRAM型FPGA的实时容错自修复系统设计方法

为提高辐射环境中电子系统的可靠性,提出了一种基于SRAM型FPGA的实时容错自修复系统结构和设计方法。该设计方法采用粗粒度三模冗余结构和细粒度三模冗余结构对系统功能模块进行容错设计;将一种细粒度的故障检测单元嵌入到各冗余模块中对各冗余模块进行故障检测;结合动态部分重构技术可在不影响系统正常工作的前提下实现故障模块的在线修复。该设计结构于Xilinx Virtex誖-6 FPGA中进行了设计实现,实验结果表明系统故障修复时间和可靠性得到显著提高。     

动态部分可重构系统空闲资源全集管理研究

可重构系统兼具了传统处理器的灵活性和接近于ASIC的计算速度,FPGA的动态部分重构能够实现计算和重构操作的同时进行,使系统能够动态地改变任务的运行。在动态部分可重构系统中,高效的空闲资源管理策略对系统整体性起着非常重要的作用。提出了一种基于单向栈的算法来寻找最大空闲矩形(MFR)。利用可重构计算单元的不同叮值进出单向栈来找到所有最大空闲矩形。通过实验表明,算法通过使用单向找与算法优化,有效地提高了查找空闲资源全集的性能。     

FPGA动态部分可重构技术概述

可重构计算是一种新的计算结构,它将通用处理器和专用集成电路的优点结合起来,具有灵活、高效的特点。FPGA的动态部分可重构是指在系统运行中对FPGA的部分逻辑资源实现动态的功能变换,从而提高数字系统集成度、增强灵活性、提升容错能力,同时降低成本和功耗。本文主要介绍FPGA动态部分可重构的原理以及实现动态部分可重构的方法,并着重分析4种常用的实现方法;介绍FPGA动态部分可重构技术目前在国内外的最新发展和应用;对FPGA动态部分可重构的未来研究发展方向做简单介绍。      

多模冗余可重构计算机可靠性研究

为了以最小代价提高多模可重构计算机的可靠性,需要结合系统体积功耗等因素,对不同计算机体系结构的可靠性进行评估;首先,针对三模冗余、三热一冷以及四模热备这几种不同冗余可重构计算机体系结构,给出了他们的故障状态转移图;其次,运用马尔可夫模型理论,对这些计算机结构进行可靠性建模;第三,根据上述3种系统的可靠性模型,在考虑失效率和维修率两个参数对系统可靠性影响的情况下,对各结构的可靠性指标进行了评价;结果表明,三热一冷的可靠性大于三模冗余,而小于四模热备;但综合考虑系统的可靠度、体积、功耗等因素后,在这几种形式的表决系统中,三热一冷是最优的;同时,设计完善的三模可重构系统可靠度会比一个设计不合理的四模可重构系统要高。     

三模冗余中局部重构及模块同步技术研究

传统的三模冗余方法仅能容错,无法进行故障修复,当两个模块出错时系统将无法正常工作;采用局部动态可重构技术虽然可以修复故障,但修复后的模块与其他模块状态不同步,无法立即工作,需等待系统完成当前任务后重新同步,在同步前如果另有模块发生故障,系统仍将无法工作。本文对三模冗余系统中的模块同步方法进行了研究,当某一故障模块被重构修复后,可以迅速与其他模块同步,尽快加入系统工作,避免因故障积累造成的系统失效。该方法可以有效缩短冗余模块从故障修复到重新加入系统工作之间的等待时间,大大提高三模冗余的可靠性。     

环网处理器阵列的容错重构技术

高效的容错技术对于提高多处理器系统的可靠性至关重要。环网(Torus)是连接多处理器阵列的重要网络结构,而环网处理器阵列上的容错重构技术目前尚属空白。针对环网阵列的特殊连接方式,将环网阵列重构问题转化为矛盾图上求解最大独立集问题。矛盾图上的结点表示故障处理器的替换方案,而边代表了不同替换方案之间的不可共存特性。主要是根据三种不同的冗余处理器分布方案,设计生成矛盾图算法,求解最大独立集算法,以及由独立集生成逻辑处理器阵列算法,取得了令人满意的结果。实验结果表明,当阵列规模较小或故障率较低时,一行一列和十字型的冗余单元分布的重构能力较好;而随着阵列规模或故障率的增大,三种冗余单元分布策略的重构成功率都随之下降,但可通过增加冗余单元以及调整冗余分布来改善容错效果。此外,从实验结果中还可以看出,环网处理器阵列的容错能力显然优于网格(Mesh)处理器阵列。     

嵌入式单片自重构平台体系结构的实现

讨论了在Xilinx开发平台上利用FPGA动态重构技术实现自重构系统的方法以及流程。系统中包含静态和动态两种模块,采用Xilinx的基于模块的动态重构设计方法实现。静态模块和动态模块通过一个称为总线宏的结构通信,由嵌入式硬核处理器PPC405控制Xilinx的内部访问接口(ICAP)完成重构。实验表明采用自重构技术可以在单片FPGA上实现复杂的可重构系统。     

基于模块的动态可重构系统设计

可重构计算是介于通用处理器和ASIC之间的全新计算解决方案,是一种即保留了硬件计算的速度性能,又兼具软件编程情况灵活性的算法实现方式.介绍了基于模块的动态可重构系统设计方法和模块间的通信方式.实现了基于单片Xilinx Virtex-Ⅱ Pro FPGA片上动态自重构系统,可在系统运行时以较短的时间开销灵活加载所需的重构功能模块,充分体现了可重构计算的性能与速度的优势.     

自适应运行时可重构缓存优化

动态可重构缓存由于能够在运行时进行缓存容量、结构、映射规则等方面的重新配置,因而在资源利用率和能耗方面有很大优势。针对超长指令字处理器发射宽度动态变化的特点,提出了在运行时利用其动态特征来驱动缓存的重构,从而达到动态分离或合并处理器核的目的。这不同于传统的以缓存缺失率来驱动缓存重构的方法。为了平滑频繁重构场景下缓存的性能,进一步提出了一种重构时的过渡机制,使缓存平滑地从一种配置过渡到另一种配置。设计了实验并对重构策略进行了性能评估,仿真结果表明,该方法可以实现在重构后2 000周期内,缓存缺失率平均下降16%,并且提高了系统性能。     

一种面向多核的可重构容错方法

随着二代导航、载人航天、深空探测等空间应用对星载电子产品的低功耗和抗辐射容错能力提出更高的需求,传统多机冗余设计星载计算机面临着亟需进行设计升级换代。将可重构技术应用到多核片上系统的设计中,提出了一种基于动态可重构的容错体系结构,在硬件层提高系统的容错能力和扩展性对未来空间工程应用具有重要意义。首先介绍了多核片上系统和可重构技术的基本概念,简要分析了国际宇航可重构系统的研究案例。随后提出了一种基于动态可重构的容错体系结构,即通过基于系统降级的重构策略来实现系统级容错。在方案验证环节,采用LEON3作为处理单元,对容错模块功能进行了仿真验证。仿真结果表明,容错控制满足预期的设计需求。最后对后续工作做了简要规划,并对可重构容错方法设计进行了总结。     

动态重构硬件加速中的性能开销建模

近年来,随着可重构计算方法和可重构硬件特性的不断演进,基于FPGA动态部分重构技术构建运行时可重构加速器已经成为解决传统加速器设计中硬件资源限制问题的重要途径.然而,区别于传统静态重构加速器,FPGA的动态重构开销是影响硬件加速整体性能的重要因素,而目前尚缺少能够在可重构硬件设计的早期阶段进行动态重构开销精确估算的相关...     

基于动态可重构技术的装备测试系统研究

当前国内自动测试系统存在实时性差、测试资源冗余、成本高等问题,针对以上问题,提出了基于FPGA部分动态重构技术的自动测试系统,该系统基于FPGA动态可重构技术并结合嵌入式操作系统实现测试资源的动态管理,并开发了用于测试过程的硬件自动测试任务编程模型,提出了一种用于重构任务加载的ICAP控制器;该系统实现测试过程的并发执行,从而增强自动测试系统测试的实时性,进而提高测试的准确性与覆盖性。在验证试验中,将动态重构测试系统应用于自动测试实例中,试验结果表明硬件重构测试任务加载正常,各测试资源功能执行正确     

UML-based hardware/software co-design platform for dynamically partially reconfigurable network security systems

The dynamic partial reconfiguration technology of FPGA has made it possible to adapt system functionalities at run-time to changing environment conditions. However, this new dimension of dynamic hardware reconfigurability has rendered existing CAD tools and platforms incapable of efficiently exploring the design space. As a solution, we proposed a novel UML-based hardware/software co-design platform (UCoP) targeting at dynamically partially reconfigurable network security systems (DPRNSS). Computation-intensive network security functions, implemented as reconfigurable hardware functions, can be configured on-demand into a DPRNSS at run-time. Thus, UCoP not only supports dynamic adaptation to different environment conditions, but also increases hardware resource utilization. UCoP supports design space exploration for reconfigurable systems in three folds. Firstly, it provides reusable models of typical reconfigurable systems that can be customized according to user applications. Secondly, UCoP provides a partially reconfigurable hardware task template, using which users can focus on their hardware designs without going through the full partial reconfiguration flow. Thirdly, UCoP provides direct interactions between UML system models and real reconfigurable hardware modules, thus allowing accurate time measurements. Compared to the existing lower-bound and synthesis-based estimation methods, the accurate time measurements using UCoP at a high abstraction level can more efficiently reduce the system development efforts.     

可重构技术在虚拟仪器中的应用

主要研究以可重构计算技术为基础的虚拟仪器实验系统,系统分为计算机、主控FPGA、可重构FPGA以及仪器端口驱动等部分,采用动态和静态相结合的方式,通过主FPGA选择不同的下载程序以实现对从FPGA的重构;设计计数器及函数发生器两个功能模块对虚拟系统的重构性能进行了验证。可随时更改实验功能,加速产品研发速度并降低产品成本。     

FPGA远程动态重构技术的研究

提出了一种FPGA远程动态重构的方法,结合FPGA动态重构技术和GSM通信技术来实现。利用GSM技术实现配置数据的无线传输,在单片机控制下将数据存储于CF卡中。在内嵌硬核微处理器PowerPC405控制下,FPGA通过内部配置存取端口读取CF卡中新的配置数据,对可重构区进行配置以实现新的功能。     

OCEAN,a flexible adaptive Network-On-Chip for dynamic applications

The dynamic and partial reconfiguration of FPGAs enables the dynamic placement of applicatives tasks in reconfigurable zones. However, the dynamic management of the tasks impacts the communications since they are not present in the FPGA during all computation time. So, the task manager should ensure the allocation of each new task and their interconnection which is performed by a flexible interconnection network. In this article, various interconnection networks are studied. Each architecture is evaluated with respect to its suitability for the paradigm of the dynamic and partial reconfiguration in FPGA implementations. This study leads us to propose the OCEAN network that supports the communication constraints into the context of dynamic reconfigurations. Thanks to a generic platform allowing in situ characterizations of network performances, fair comparisons of various Networks-On-Chip can be realized. The FPGA and ASICs implementations of the OCEAN network are also discussed.     

可重构加密引擎设计及FPGA实现

针对网络安全加密系统中安全能力弱、开发成本高和实时能力差等问题,提出了一种基于FPGA的可重构加密引擎的设计方案,在详细论述了该加密引擎的总体设计结构的基础上,分析了FPGA实现中关键技术的解决方法。通过实验仿真表明：该引擎可以有效地提高FPGA器件的可重构性能,可重构资源比可以达到0.78,因此,该引擎在今后的嵌入式安全产品开发方面具有很好的速度和可重构应用前景。     

FPGA的空间容错技术研究

基于SRAM的FPGA对于空间粒子辐射非常敏感,很容易产生软故障,所以对基于FPGA的电子系统采取容错措施以防止此类故障的出现非常重要.通过对敏感电路使用三模冗余(TMR)方法并利用FPGA的动态可重构特性,可以有效的增强FPGA的抗单粒子性能,解决FPGA对因空间粒子辐射而形成的软故障.     

基于FPGA动态可重构的高速、高质量的图像放大

为了能高速、高质量地进行图像放大，提出了一种以硬件方法完成高阶图像插值运算来实现图像放大的新方法。该方法为了保证图像放大后的质量，采用了3次B-样条来对图像放大后的像素点灰度值进行插值运算，并提出一种基于IIR和FIR数字滤波器的3次B-样条插值法的高速实现方案。另外，为了能在系统中实现不同倍数图像放大，系统中还引入了基于FPGA的动态可重构技术，即通过实时地改变FPGA的配置，以实现不同的算法。同时还针对256灰度级图像设计出一种基于FPGA的高速、高质量的硬件图像放大及显示系统。