基于FPGA的IRIG-B(DC)码同步解码设计

介绍了IRIG-B码的原理,提出了一种基于FPGA平台的IRIG-B码同步解码方案,并成功实现,给出了实验结果.重点说明了B码解码过程中信号监测和晶振误差补偿的原理,以及该原理在FPGA的程序流程.     

基于单片机的多路解调IRIG-B码应用设计

阐述了用单片机实现同时解调多路IRIG-B码的应用设计,利用单片机中断查询的方法,以有限的单片机资源实现最多可同时解调8路IRIG-B码。     

基于游标法的时统IRIG-B(DC)码的数字传输技术

介绍了游标法代码变换的原理,分析了信号畸变对同步精度的影响以及时钟插入与封锁的作用,给出了利用FPGA实现时统IRIG-B(DC)码数字传输技术的方法。     

基于Arduino的便携式IRIG-B(DC)信号监视系统的设计与实现

为了提高对时间统一系统IRIG-B码信号的监测效率,需要一套自动监测系统;本文结合某型号时间统一系统,针对该时统设备输出的通用IRIG-B(DC)格式时间码,介绍了一种基于Arduino的便携式IRIG-B(DC)信号监视系统的设计过程,给出了以开放源代码硬件项目平台Arduino为核心构建的“输入控制+逻辑处理+数据处理+数据交互+数据存储+网络传输+实时显示”的系统硬件设计结构;利用Arduino内高度集成的AVR二次编译封装库,将复杂的逻辑控制和数据处理等底层的指令封装成简单实用的函数调用,完成了整个系统的任务调度和管理,实现了对时间统一系统IRIG-B(DC)信号的波形采集、数据分析、时间解调、状态监视、实时显示以及数据存储等功能;测试结果表明,系统设计简洁,工作稳定可靠,设计指标满足功能需求。     

基于FPGA的IRIG-B编解码设计与实现

随着系统间时间同步要求的提高,IRIG-B码被越来越多的应用于系统间的时统模块中;针对传统的单片机及专用芯片实现方法已经不能满足产品的可靠性和可移植性的问题,对基于FPGA的IRIG-B编解码设计和实现方法进行了研究;提出了一种将BCD码和二进制码之间相互转换的迭代算法;结合FPGA设计方法对IRIG-B编码和解码方法进行了研究;通过对实验方法进行仿真,结果表明该方法能够正确有效的对时间信息进行IRIG-B格式的解码和编码,并且FPGA内部的实现形式可以大大减少外部芯片及电路的使用,从而大幅提升产品的可靠性和可移植性。     

MSP430F149在IRIG-B码解码中的应用

MSP430系列单片机是一种16位的单片机,具有集成度高、超低功耗等优点;MSP430F149的ADC12模块支持快速的12位A/D转换,并带有采样保持电路,具有内部参考电压发生器,将其应用在IRIG-B码(AC码)的解调中,IRIG-B码是标准时间码格式之一,广泛地应用于靶场时间信息的传递和各系统的时间同步;详细介绍了自动增益电路和解码电路的硬件设计和IRIG-B码数字解调技术的原理及方法;MSP430的软件采用C语言编写,使程序有很强的可移植性;结果表明,该系统运行稳定,同步精度高,具有较强的抗干扰能力和实际应用价值.     

基于FPGA的B码同步信号源的设计

Cyclone是Altera公司推出的低价格、高容量的FPGA,具有多达20 060个逻辑单元和173个可使用的I/O管脚.IRIG-B码是标准时间码格式之一,广泛应用于靶场时间信息的传递和各系统的信号同步.利用FPGA和高精度频率源设计的同步信号源,将同步信号精度由原来的200 ns提高到10 ns,并实现了系统的小型化、模块化.结果表明,该系统运行稳定,调试方便,具有较强的抗干扰能力和实际应用价值.     

基于单片机的POCSAG码解码装置

针对POCSAG码，研制了用单片机实现的解码装置，详细阐述了硬件组成及软件设计方法，最后简要叙述该装置的应用情况及推广前景。     

基于FPGA的RS码编码器的设计与实现

本文介绍了RS（255，239）编码的基本原理以及有限域上的乘、加法器的设计方法。在此基础上，编写了VHDL代码并搭建了验证平台，使用QuartusⅡ验证了功能和时序的正确性，给出电路仿真综合结果，并进行了FPGA下载实现。     

基于FPGA的RS(255,223)编码器的设计

利用生成多项式系数的对称性,采用FPGA和VerilogHDL语言实现了RS(255,223)编码器。该编码器,可工作在170MHz频率以上。与已有的相同设计相比,该设计具有快速和占用硬件资源较少的特点。     

IRIG-B直流时码计时器电路的设计与实现

IRIG-B直流时码是美国靶场仪器组织规定的标准时码之一,具有编解码方式简单、速率适中、编码信息量丰富的特点,广泛应用于通信、计算、测量领域时统设备中。但随着电子工业的发展,IRIG-B直流时码的秒级授时精度已经难以满足现代高精度时钟同步系统的需求,且由于IRIG-B直流时码抗干扰性能较差,容易出现误码,导致授时错误。文中基于IRIG-B时码标准,提出了一种IRIG-B直流时码计时器电路。该电路能够实现精度达到微秒级的授时,还能对收到的IRIG-B直流时码进行检验,剔除不标准的时码。该电路已经应用于多款时统设备中,工程实践表明,其授时精度高于微秒级,且能够避免误码对授时精度的影响,可广泛应用于时统设备领域。     

基于FPGA的RS（255，223）译码器的设计

在Blahut提出Reed Solomon码时域译码算法的基础上，提出了一种时域RS（255，223）译码算法，并用FPGA和Verilog HDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。     

(255,223)RS码硬件译码器的实现

考虑到对(255,223)RS码硬件译码器的处理速率的要求,详细地介绍了(255,223)RS码硬件译码器的实现流程,并且分析了影响处理速率提高的瓶颈因素,最终采用了RiBM算法使得硬件译码器的最高仿真处理速率超过340Mbit/s。     

PMC串行通讯接口板的设计

PMC串行接口板是应用在CompactPCI系统载板上和智能板上的小型板卡,它能实现四路RS-232／422通信接口,且支持HDLC／字符同步／异步通信协议。文介绍了PMC接口板的硬件设计原理,指出通过使用CPLD编程来实现发送时钟方向的改变,与以往方法相比,既节省了芯片和PCB空间,又具有灵活性。最后,通过软件调试,证明该串口工作可靠准确。     

STM32与FPGA的B码时统解码设计

针对B码时统解码的精度及硬件使用效率等问题,结合B码原理,从应用角度出发,提出一种新型的B码的解码方案。利用微控制器STM32辅助可编程逻辑器件（FPGA）,进行全局解码设计。测试表明,DC码的秒头精度误差控制在ns级,且DC码和AC码解码所提取出的时间信息都非常准确。     

QC-LDPC码的高性能译码器实现

在对分层译码算法优化的基础上,提出一种多码率QC-LDPC译码器。采用改进的分层消息传播算法实现快速收敛,将译码迭代次数降到经典方法的50%以下。架构中用于存储中间置信信息的存储器数量只有4个,减少了芯片面积和功耗。校验节点置信度更新采用校正的整数量化的分层算法,降低了计算复杂度。选取的校正因子降低了译码器的误码率。基于该架构实现QC-LDPC译码器,融合3种码率,芯片规模为60万门,时钟频率为110 MHz,1/2码率的译码速率可达134 Mb/s。     

多线程串口类在实时数据采集系统中的应用

讨论了CSerialPort串口类在数据采集系统中的应用。在VC．NET编译环境下,利用CSerialPort串口类,设计了串口通信软件,用于实时数据曲线的绘制、数据存储、打印及报警等处理。     

基于80C196KC的ARINC429总线接口板设计

基于Intel16位单片机80C196KC的ARINC429总线接口板包括接收/发送、外扩FlashRAM、显示接口等模块.协议芯片HS3282和HS3182可以方便的完成数据接收/发送、缓存和转换,并可以控制接收/发送速率.上位机为标准的RS232接口,可以方便的和计算机相连进行软件开发,实现数据的接收/发送及格式的转换.     

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码。检错和纠错能力强．尤其适合纠正突发错误，在通信系统中有着广泛的应用。本文所研究的RS(255，223)译码器采用修正的Euclid译码算法(MEA)，介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程．划分模块．详细论述了各子模块的设计过程。