DCTT统计最优化的进一步策略和方法＊

本文基于半无穷不可微最优化方法的框架和模型,提出了求解电路成品率极大的中心值设计,容差设计,调整设计及电路制造费用极小化为一体的统计最优化(DCTT)的求解方法及其策略。该方法不需要电路函数的凸性要求和构成可按受域的电路性能函数的半光滑假设。在引入抑制约束膨胀的策略后,该方法在确定性优化框架下可解决较大规模的统计最优化问题。为统计最优化的进一步发展开辟了一条新径。     

电路中心值最优化设计系统的研究与实现

本文提出一种容差域可伸缩的重心游移法来改进电路中心值设计的统计最优化方法＾［１］。该方法系统地解决了初始态下，成功点集为空集时的参数中心值设计问题。给出了容差域伸缩策略，并介绍了如何在ＳＰＩＣＥ软件基础上开发电路中心值优化系统的方法。     

基于RSM和均匀试验的IC成品率设计方法

本文给出了一种基于均匀试验设计的响应表面模型，同时得到该模型在VLSI集成电路参数成品率中的优化方法。本方法首先对电路的关键参数进行扫描，确定满足电路基本性能时的参数变化范围。在此范围内，可对电路参数进行以数论方法为基础的均匀试验设计和建立响应表面。对拟合得到的响应表面模型进行CV拟合检验，求出最佳的电路设汁值。本方法适用于集成电路的工艺、器件和电路级的模拟。     

基于PSpice的电路优化设计方法的研究与应用

提出了一种将PSpice的参数扫描分析和优化分析结合起来对电路进行最优化设计的新方法．即先用参数扫描分析实现电路的次优化设计．再用优化分析实现电路的最优化设计。给出了应用该方法实现带通滤波器电路最优化设计的流程和仿真结果，实验结果表明滤波器电路的最优化设计不仅能完全满足性能指标的要求，而且还可以降低优化迭代运算和仿真执行的次数，提高优化设计的效率和准确性，同时也验证了该方法对电路进行最优化设计是有效和可行的。     

器件模型参数的相关性分析与建模

本文基于主成份分析和因子分析,提出了集成电路（ＩＣ）器件模型参数的主成份因子统计模型,并给出了主成份因子分析的方法及其模型的建立过程。最后,以电路实例验证了该方法的可行性和有效性,该统计模型可用于ＩＣ性能分析和统计优化设计。     

电路设计的PSpice仿真分析

提出了一种将PSpice的参数扫描分析和优化分析相结合的新方法时电路进行最优化仿真设计，并结合一个带通滤波器电路，阐述了该仿真分析方法的具体实施步骤，给出了滤波器电路最优化设计的仿真分析结果。其结果完全符合设计的理论分析值的要求，说明该方法在实际电路设计中具有很好的实用价值。     

工艺变化下互连线分布参数随机建模与延迟分析

随着超大规模集成电路制造进入深亚微米和超深亚微米阶段,电路制造过程中的工艺变化已经成为影响集成电路互连线传输性能的重要因素.文中引入高斯白噪声建立了互连线分布参数的随机模型,并提出基于Elmore延迟度量的工艺变化下的互连延迟估计式;通过简化工艺变化量与互连线参数之间的关系式,对延迟一阶变化量与二阶变化量进行了分析,给出一般工艺变化下互连延迟的统计特性计算方法;另,针对线宽工艺变化推导出互连延迟均值与方差的计算公式.最后通过仿真实验对工艺变化下互连线延迟分析方法及其统计特性计算公式的有效性进行了验证.     

带寄生及匹配约束的CMOS模拟电路模块的STACK生成优化方法

模拟电路的性能紧密依赖于版图的寄生参数和匹配特性 .提出了用以描述分布式的寄生电容和由于工艺梯度变化而产生的寄生参数不匹配以及 STACK内连线的不匹配的模型 .基于该模型 ,一种新的 STACK生成方法用来控制版图的寄生参数和匹配特性 ,优化 STACK的形状和确保为所给出的模拟电路模块生成相映的欧拉图 .一个 OPA电路的例子说明了所提出的版图优化方法可以提高诸如单位增益带宽和相位余量等电路性能     

带寄生及匹配约束的CMOS模拟电路模块的STACK生成优化方法

模拟电路的性能紧密依赖于版图的寄生参数和匹配特性．提出了用以描述分布式的寄生电容和由于工艺梯度变化而产生的寄生参数不匹配以及STACK内连线的不匹配的模型．基于该模型,一种新的STACK生成方法用来控制版图的寄生参数和匹配特性,优化STACK的形状和确保为所给出的模拟电路模块生成相映的欧拉图．一个OPA电路的例子说明了所提出的版图优化方法可以提高诸如单位增益带宽和相位余量等电路性能．     

电路中心值设计的一种改进方法

基于Ｒ．Ｓ．Ｓｏｉｎ和Ｒ．Ｓｐｅｎｃｅ（１９８０）提出的电路中心值设计的统计最优化方法，文中提出了一种的改进的重心游移法，该方法系统解决了成功点集为空集时的参数中心值设计问题，给出了两个改进策略和系统连接问题，以电路设计为例证明了该方法的可行性和实用性。     

二维混沌信号产生器的设计

混沌电路设计是混沌通信和混沌加密等应用的先决条件,因此混沌电路的理论研究和设计具有十分重要的意义.本文提出混沌电路的一种新的设计方法,可以在二维空间中简单灵活的设计构造出一类混沌系统.该方法的最大优点是:采用模块化设计思路,混沌吸引子的形状可以根据实际需要来设计,易于电路和集成电路实现.     

8通道模拟带通滤波器的设计与测试

文中介绍的8通道模拟带通滤波器,是针对水声换能器的前级功率放大而设计的。电路以压控放大芯片VCA810为核心,采用基于四阶切比雪夫带通滤波器的模拟电路设计方法。通过EDA电路电路设计软件完成电路板设计与元器件选取,利用LabVIEW虚拟仪器软件与实验室仪器建立连接,实现软硬件协同测试,从而得到精确的数据和预期的目标。系统测试结果表明:带内输出信号幅度稳定在10Vp-p,在310~490 kHz频带内频谱波动小于0.5 dB。各通道幅度不一致性与相位差均小于5%。     

体硅集成电路版图抗辐射加固设计技术研究

辐射效应是电路在太空等领域应用时遇到的首要问题,常常会引起电路出错或失效。为了满足抗辐射电路设计的需求,必须提高电路抗辐射效应的能力。文章分析了辐射效应对器件产生的影响。针对电路在辐射环境中应用时存在的问题,文章从版图抗辐射设计加固的角度出发,介绍了抗总剂量的环形栅、倒比例器件,以及抗单粒子昆倾效应抗辐射版图的设计方法。在电路设计时,通过上述几种版图设计方法的应用,可以提高电路的抗辐射性能,进而提高电路的可靠性。     

幅频算术对称无源带通滤波器的优化设计

为解决无源带通滤波器幅频算术对称问题,提出一种基于极点放置技术的优化设计方法,即在网络综合法设计的滤波器电路基础上,将并臂电感换成串臂电感,在此电感上并联电容增加衰减极点,并利用电路优化技术,使得幅频特性算术对称.实例结果表明,该方法能够使滤波器幅频特性算术对称,而且带内波动小,电路结构简单,阶数少,插入损耗低.     

一种优异温度稳定性Ka波段上变频放大模块

研究了Ka波段变频放大电路的设计及其温度补偿技术,分析了上变频放大模块的基本原理,分别对射频增益及检波电压进行了温度补偿,提出了一种优异温度稳定性、高线性度、高增益稳定性的总体设计方案。该变频放大模块由放大电路、温补电路、混频电路、滤波电路及功率放大器等单元电路组成。运用Agilent ADS软件完成了模块的整体电路设计。同时,介绍了一种基于场仿真软件和实测相结合的方法,建立毫米波多芯片组件中互连的键合线模型,将键合线的寄生电感融入了上变频放大模块电路设计中,显著提高键合线互连电路的频率响应。采用多芯片组装工艺制作了高性能的变频放大模块,实现了在Ka波段输出功率＞于30.6 dBm,全温范围功率波动＜0.8 dB,全温检波电压指示波动＜0.2 V,测试结果与仿真结果一致。     

一种用于表征亚阈值电流镜电路中CMOS工艺波动的统计学方法

提出了一种新的表征亚阈值电路镜电路中CMOS工艺波动的方法.与现有的统计学方法相比,该方法在理论上和计算复杂度上相对简洁,但对亚阈值电流镜电路中的CMOS工艺波动做出了准确的评估.此模型利用统计学的概念将依赖于IC工艺的物理参数抽象为具有确定均值和方差的随机变量,并进一步将所有随机因素累加为离散鞅.在SMIC 0.18μm CMOS 1P6M混合信号工艺下,利用工作在100pA～1μA范围内、增益为100的亚阈值电流镜电路对此方法的正确性进行了实验验证.该理论成功地预测了～10%的实测芯片间工艺波动,并且给出了～1mV的片上阈值电压标准偏差,此结果与SMIC提供的没计参数吻合.该理论给出的概率分布与实测结果的偏差小于8%.同时,还针对高工艺稳定性的亚阈值模拟电路设计方法进行了相关的讨论.     

功率超声压电换能器阻抗匹配电路参数化设计

针对功率超声压电换能器,因工作环境变化和负载差异而导致匹配失调,及因匹配参数计算复杂而导致设计效率低、易出错的问题,在分析传统LC匹配电路的基础上设计了一种增加可调元件进行匹配失调补偿的改进型LC匹配电路,提出了一种功率超声压电换能器阻抗匹配电路的参数化设计方法,开发了相应的参数化设计软件,通过实验验证表明,该设计方法和软件为功率超声压电换能器匹配电路的设计提供了一种方便、实用、快捷、可靠的手段。     

A New Automated Design Method Based on Machine Learning for CMOS Analog Circuits

A new simulation based automated CMOS analog circuit design method which applies a multi-objective non-Darwinian-type evolutionary algorithm based on Learnable Evolution Model (LEM) is proposed in this article. The multi-objective property of this automated design of CMOS analog circuits is governed by a modified Strength Pareto Evolutionary Algorithm (SPEA) incorporated in the LEM algorithm presented here. LEM includes a machine learning method such as the decision trees that makes a distinction between high- and low-fitness areas in the design space. The learning process can detect the right directions of the evolution and lead to high steps in the evolution of the individuals. The learning phase shortens the evolution process and makes remarkable reduction in the number of individual evaluations. The expert designer’s knowledge on circuit is applied in the design process in order to reduce the design space as well as the design time. The circuit evaluation is made by HSPICE simulator. In order to improve the design accuracy, bsim3v3 CMOS transistor model is adopted in this proposed design method. This proposed design method is tested on three different operational amplifier circuits. The performance of this proposed design method is verified by comparing it with the evolutionary strategy algorithm and other similar methods.     

大电流连续二极管激光器阵列电源主电路

提出了MOSFET管控制的大电流连续二极管激光器阵列驱动电源主回路；其成本低，输出连续电流达50A．波动幅度小于0．05A.介绍了电路的工作原理及主要元器件参数的计算方法。该电路设计已成功地应用于DPSSL构成的激光标刻设备。     

A convex macromodeling of dynamic comparator for analog circuit synthesis

Equation-based circuit optimization using geometric programming (GP) is a promising analog and mixed-signal design framework that is inherently capable of hierarchical design synthesis. By taking a dynamic comparator as a test vehicle, this paper presents a reduced-complexity cell-level macromodeling method compatible with equation-based circuit optimization using GP. A key contribution of this paper is the demonstration of the complexity-reduction method in creating a convex, empirical, and cell-level macromodel. The variable space reduction is guided by the 1st-order modeling obtained from fundamental understandings on the circuit behavior. The proposed modeling is ideally applicable to create a macromodel exhibiting nonlinear behaviors in time-domain, which are not readily captured in a traditional equation-based modeling approach. The numerical experiment using a dynamic comparator in 0.13 μm CMOS process as a test vehicle indicates that the modeling errors for major performance metrics are less than 5 %, while obtained Pareto-front tradeoff provides useful design guidelines on the architecture-level design exploration.