基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。     

高级加密标准Rijndael之解密算法研究

详细探讨了高级加密标准（AES）Rijndael算法的加解密过程，分析了加解密的相似性原理，并给出了实现其解密算法的主要C程序模块。     

基于AES的可重构加密系统的FPGA设计

针对传统软件加密方法在速度和资源消耗上的不足,提出了基于AES高级加密标准的硬件设计方案。采用了目前流行的EDA技术,在FPGA芯片上实现一种可重构的加密系统,利用硬件描述语言实现加密算法中的移位、S盒置换函数、线性反馈移位寄存器等功能,设计输入、模型综合、布局布线、功能仿真都在Altera公司的Quartus II开发平台中完成,产生的下载文件通过Cyclone系列的FPGA芯片进行测试。实验结果表明,该系统具有独特的物理安全性和高速性。     

一种资源共享的快速加解密AES算法的实现

针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。     

基于异构可重构计算的AES加密系统研究

随着大数据的发展及加密场景的增多,仅以软件运行的加密方式难以满足加密性能的需求;而使用Verilog/VHDL方式实现的FPGA/ASIC加密系统又存在灵活性较差、维护升级困难等问题。针对上述问题,设计并实现了一种基于异构可重构计算的AES算法加密系统,包含了AES算法ECB、CBC、CTR三种主流模式,每种模式实现了128 bit、192 bit、256 bit三种密钥大小的加密。基于FPGA对模块分别进行了硬件加速,同时基于硬件可重构机制实现了不同模式及不同位宽加密模块的动态切换。通过在Intel Stratix 10上实现并验证该系统,实验结果表明：系统中AES-ECB、AES-CTR、AES-CBC吞吐率分别达到116.43 Gbps、60.34 Gbps、4.32 Gbps,ECB模式相比于Intel Xeon E5-2650 V2 CPU和Nvidia GeForce GTX 1080 GPU分别获得了23.18倍与1.43倍的加速比,整体系统相比纯软件方式的计算加速比达到4.72。     

高级加密标准AES及其实现技巧

文章介绍了美国联邦信息处理标准（FIPS）草案－高级加密标准AES（Advanced Encryption Standard),用ANSI C高效实现了此算法,并给出了其执行性能。     

LOCK SOFT加密软件的解密

ＬＯＣＫＳＯＦＴ是ＢＩＴＩＬＸ公司开发的高级加密软件，可执行文件经其处理后，具有很强的保密外壳和很强的动，静态反跟踪机制，文中首先介绍了ＬＯＣＫ８９的加密原理和加密算法，并给出了相应的执行代码，然后介绍了一个解除其加密的实用方法。     

AES算法的可配置硬件结构设计与实现

在分析AES算法的基础上,介绍了该算法各模块的设计实现方法,并将加解密运算结构设计为1个统一的结构。通过对密钥生成算法的分析,将3种密钥长度的密钥生成算法进行了可配置设计,使该设计能够实现加解密功能。该设计通过了FPGA仿真验证,与传统设计方案相比大大减小了硬件资源的消耗。     

高级加密标准AES及其实现技巧

介绍美国联邦信息处理标准(FIPS)草案——高级加密标准AES,用ANSIC高效实现了此算法,并给出了其执行性能。     

适用于CCSDS的“一帧一密”加/解密方案的FPGA实现

加密是卫星数据传输系统特别是卫星星地数据传输系统的重要组成部分。设计了一种针对CCSDS标准的加/解密方案,该系统以Xilinx Spartan 6开发板为开发平台,以AES为核心加密算法,CTR模式为工作模式,能实现对少于块大小的数据的加密而不产生冗余数据,克服了分组加密算法只能对固定块大小的数据进行加密的局限性。提出“一帧一密”的加密方案,能有效提高算法的安全性。算法中采用的流水线结构和逻辑复用方法,能有效提高速度与节省芯片资源。在33 MHz时钟下测试,系统加密速度和解密速度都能达到264 Mb/s。     

基于小型FPGA的快速AES算法研究

AES算法在实时数据加密中的应用对其处理速度及在FPGA中实现的功耗和成本提出较高要求。针对上述情况,介绍一种基于小型FPGA的快速AES算法的改进方法,通过微处理器完成AES算法中的密钥扩展运算,同时采用共享技术实现加密和解密模块共享同一密钥。实验结果表明,该方法可有效提高处理速度,节省FPGA资源,降低芯片功耗。     

基于高层次综合的AES算法研究与设计

由于对广泛使用的AES算法的性能要求越来越高,基于软件的密码算法已经越来越难以满足高吞吐量密码破解的需求,因此越来越多的算法利用现场可编程逻辑门阵列（FPGA）平台进行加速。针对AES算法在FPGA硬件上存在的开发复杂度高且开发周期长等问题,采用高层次综合（HLS）设计方法,使用高级程序语言描述并设计AES硬件加速算法。首先利用循环展开等提高运算并行度;其次使用资源平衡技术进行优化,充分利用片上存储和电路资源;最后添加全流水结构,提高整体设计的时钟频率和吞吐量,同时也详细对比分析基准设计、利用结构展开、资源均衡以及流水线优化方法的设计。经过实验表明,在Xilinx xc7z020clg484 FPGA芯片上,最终AES算法的时钟频率最高达到127.06 MHz,而吞吐量达到了16.26 Gb/s,较之基准的AES设计,性能提升了三个数量级。     

基于3DES算法的电话加密研究及其FPGA实现

针对通信安全性问题,分析了三重数据加密的密钥保管问题和语音加密的实时处理技术,提出了将算法移植到电话中加密语音信号的系统结构并进行了硬件设计。开发了加密运算的软件功能模块,并将算法模块移植到现场可编程门阵列中,在公用电话网上试验成功。研究表明,该加密功能模块可用于点对点的语音通信和其他低速率数据通信模型。     

一种符合数字电影规范实时AES解密系统

数字电影业界遵循的数字电影系统规范(DCSS)对电影数据的加密与解密过程提出了复杂的要求。提出了一种符合DCSS规范的AES解密过程的硬件设计与FPGA实现方法,满足DCSS对数据解密的多种要求,并达到了数字电影实时播放的速率要求。在FPGA芯片上的实验表明,该解密系统稳定工作在66Mhz时钟下,数据输出率达到了528Mbits/s,大于DCSS规范规定的250Mbits/s数据输出带宽。     

基于硬件的AES算法

分析AES算法原理,构建基于FPGA的硬件实现框架,描述数据加解密单元和密钥扩展单元的工作机制和硬件结构,引入核心运算模块复用的设计思想,在不影响系统效率的前提下降低芯片资源的使用率,并对该系统结构进行了芯片级的验证。实验结果表明,在38 MHz工作频率下,该系统的处理速度为405 Mb/s。     

基于MapReduce的并行AES加密算法

针对云计算环境的隐私保护问题,采用加密数据存储是一个可行的选择.为了提高数据加密解密的速度,结合云环境的并行计算特点和AES加密算法,设计了一种并行AES加密方案,给出了具体的并行算法,分析了算法的性能,并通过实验证明了方法的有效性.实验结果表明该并行算法在MapReduce模式下,在16核4节点构成的云计算集群上能够达到15.9的加速比,总加密时间减少了72.7%.     

基于FPGA的16位数据路径的AES IP核

提出一种基于FPGA的16位数据路径的高级加密标准AES IP核设计方案。该方案采用有限状态机实现,支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展,减少了硬件资源的占用。该方案在Cyclone II FPGA芯片EP2C35F484上实现,占用20 070个逻辑单元（少于60%的资源）,系统最高时钟达到100 MHz。与传统的128位数据路径设计相比,更方便与处理器进行接口。     

AES扩散层的分析及改进方案设计

AES算法的列混合变换具有最优的扩散特性,但它与逆列混合变换的硬件电路实现效率相差较大。通过分析AES算法列混合变换,根据电路实现特点,给出了一批加解密可以共用电路的列混合变换,在保持最优扩散性质的同时,新的列混合变换电路资源开销与效率同AES算法相当。