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针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。 相似文献
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随着大数据的发展及加密场景的增多,仅以软件运行的加密方式难以满足加密性能的需求;而使用Verilog/VHDL方式实现的FPGA/ASIC加密系统又存在灵活性较差、维护升级困难等问题。针对上述问题,设计并实现了一种基于异构可重构计算的AES算法加密系统,包含了AES算法ECB、CBC、CTR三种主流模式,每种模式实现了128 bit、192 bit、256 bit三种密钥大小的加密。基于FPGA对模块分别进行了硬件加速,同时基于硬件可重构机制实现了不同模式及不同位宽加密模块的动态切换。通过在Intel Stratix 10上实现并验证该系统,实验结果表明:系统中AES-ECB、AES-CTR、AES-CBC吞吐率分别达到116.43 Gbps、60.34 Gbps、4.32 Gbps,ECB模式相比于Intel Xeon E5-2650 V2 CPU和Nvidia GeForce GTX 1080 GPU分别获得了23.18倍与1.43倍的加速比,整体系统相比纯软件方式的计算加速比达到4.72。 相似文献
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高级加密标准AES及其实现技巧 总被引:1,自引:0,他引:1
文章介绍了美国联邦信息处理标准(FIPS)草案-高级加密标准AES(Advanced Encryption Standard),用ANSI C高效实现了此算法,并给出了其执行性能。 相似文献
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LOCKSOFT是BITILX公司开发的高级加密软件,可执行文件经其处理后,具有很强的保密外壳和很强的动,静态反跟踪机制,文中首先介绍了LOCK89的加密原理和加密算法,并给出了相应的执行代码,然后介绍了一个解除其加密的实用方法。 相似文献
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在分析AES算法的基础上,介绍了该算法各模块的设计实现方法,并将加解密运算结构设计为1个统一的结构。通过对密钥生成算法的分析,将3种密钥长度的密钥生成算法进行了可配置设计,使该设计能够实现加解密功能。该设计通过了FPGA仿真验证,与传统设计方案相比大大减小了硬件资源的消耗。 相似文献
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适用于CCSDS的“一帧一密”加/解密方案的FPGA实现 总被引:1,自引:0,他引:1
加密是卫星数据传输系统特别是卫星星地数据传输系统的重要组成部分。设计了一种针对CCSDS标准的加/解密方案,该系统以Xilinx Spartan 6开发板为开发平台,以AES为核心加密算法,CTR模式为工作模式,能实现对少于块大小的数据的加密而不产生冗余数据,克服了分组加密算法只能对固定块大小的数据进行加密的局限性。提出“一帧一密”的加密方案,能有效提高算法的安全性。算法中采用的流水线结构和逻辑复用方法,能有效提高速度与节省芯片资源。在33 MHz时钟下测试,系统加密速度和解密速度都能达到264 Mb/s。 相似文献
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由于对广泛使用的AES算法的性能要求越来越高,基于软件的密码算法已经越来越难以满足高吞吐量密码破解的需求,因此越来越多的算法利用现场可编程逻辑门阵列(FPGA)平台进行加速。针对AES算法在FPGA硬件上存在的开发复杂度高且开发周期长等问题,采用高层次综合(HLS)设计方法,使用高级程序语言描述并设计AES硬件加速算法。首先利用循环展开等提高运算并行度;其次使用资源平衡技术进行优化,充分利用片上存储和电路资源;最后添加全流水结构,提高整体设计的时钟频率和吞吐量,同时也详细对比分析基准设计、利用结构展开、资源均衡以及流水线优化方法的设计。经过实验表明,在Xilinx xc7z020clg484 FPGA芯片上,最终AES算法的时钟频率最高达到127.06 MHz,而吞吐量达到了16.26 Gb/s,较之基准的AES设计,性能提升了三个数量级。 相似文献
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AES算法的列混合变换具有最优的扩散特性,但它与逆列混合变换的硬件电路实现效率相差较大。通过分析AES算法列混合变换,根据电路实现特点,给出了一批加解密可以共用电路的列混合变换,在保持最优扩散性质的同时,新的列混合变换电路资源开销与效率同AES算法相当。 相似文献