0.18μm自偏置锁相环抗单粒子辐射加固技术研究

设计了一款抗辐射自偏置锁相环(PLL),对PLL电路中关键逻辑进行单粒子效应分析,找出敏感节点,再对这些节点进行加固设计。该PLL电路用SMIC 0.18μm 1P4MCMOS工艺实现了设计。加固后的电路在中国原子能科学研究院核物理研究所,选择入射能量为206MeV、LET为37MeV·cm2/mg的72 Ge离子进行了单粒子辐射试验。PLL未发生失锁现象,能够满足航天应用的需求。     

TCAD结合SPICE的单粒子效应仿真方法

为解决传统集成电路抗单粒子加固设计中存在的不足,利用TCAD及SPICE软件,探索出一种单粒子效应仿真与电路抗辐射加固设计相结合的方法。该方法通过TCAD软件的器件建模、仿真单粒子效应对器件的影响,得出器件在单粒子辐射条件下的3个关键参数。利用SPICE软件将此参数转化为模拟单粒子效应的扰动源,进而指导电路抗单粒子效应的加固设计工作。通过对一款SRAM的加固设计及辐射试验对比,证明了该方法的正确性和有效性,同时也为以后单粒子效应设计加固提供了依据。     

宇航VDMOS器件单粒子辐射加固技术综述

宇航用功率VDMOS器件是航天器电源系统中实现功率转换的核心元器件之一。针对航天器对宇航用功率VDMOS器件的发展需求,在总结国内外宇航用功率VDMOS器件产品及技术发展现状的基础上,对比分析了宇航用功率VDMOS器件在技术水平、系列化程度、长期可靠性和系统应用等方面存在的主要差距。对我国宇航用功率VDMOS器件的主要任务进行了展望。     

抗单粒子翻转效应的SRAM研究与设计

在空间应用和核辐射环境中,单粒子翻转(SEU)效应严重影响SRAM的可靠性。采用错误检测与校正(EDAC)和版图设计加固技术研究和设计了一款抗辐射SRAM芯片,以提高SRAM的抗单粒子翻转效应能力。内置的EDAC模块不仅实现了对存储数据"纠一检二"的功能,其附加的存储数据错误标志位还简化了SRAM的测试方案。通过SRAM原型芯片的流片和测试,验证了EDAC电路的功能。与三模冗余技术相比,所设计的抗辐射SRAM芯片具有面积小、集成度高以及低功耗等优点。     

抗高能单粒子辐射加固的LC6508电路的研制

本文介绍抗单粒子辐射加固的１ＫＣＭＯＳＳＲＡＭＬＣ６５０８电路，对该电路进行了单粒子辐射试验，并就试验结果进行了讨论。     

抗单粒子辐射LVDS驱动器设计

为了减小单粒子效应对低电压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路的影响,对LVDS内部模块电路进行单粒子脉冲仿真,找出电路中单粒子敏感节点,并进行单粒子加固设计。该电路基于0.18μm 1P5M CMOS工艺实现,传输速率为200Mbps,版图面积为464×351μm²,在3.3V电源电压下功耗为11.5mW。辐射试验采用Ge粒子试验,在入射能量为210MeV,线性能量转移LET为37.3MeV·cm²/mg辐射情况下,该LVDS驱动器电路传输数据未发生错误。     

一种抗单粒子瞬态扰动触发器加固结构

提出了一种新型的电阻-电容抗辐射触发器加固结构(RC-DICE),并与DICE结构加固触发器、RDFDICE结构加固触发器进行了比较。测试电路利用0.18μm体硅CMOS工艺进行流片,单粒子验证试验在中国原子能科学研究院抗辐射应用技术创新中心进行。结果证明:新型抗辐射加固触发器在50 MHz工作频率下,单粒子翻转线性能量转移阈值≥37 MeV·cm~2/mg,能够满足航天应用的需求。     

基于CMOS工艺的差分放大器单粒子瞬态效应研究

基于0.35μm CMOS工艺,研究了辐射条件下,单粒子瞬态效应对差分放大器的影响。经过仿真分析发现:差分放大器中偏置电路输出节点对单粒子瞬态效应敏感,偏置电路输出电流大小决定了放大器输出信号抗单粒子瞬态效应的能力。为提高差分放大器的抗单粒子瞬态效应的能力,采取增加偏置电路输出驱动能力以及引入电阻/电容等加固设计技术。经过Hspice仿真及单粒子辐照实验证明,辐射加固后的放大器抗单粒子瞬态扰动能力从未加固的18 MeV·cm2/mg增加到37 MeV·cm2/mg,抗单粒子辐射性能提高了一倍以上。加固后的放大器能够满足航天应用的需求。     

反熔丝型FPGA单粒子效应及加固技术研究

在当今复杂电磁环境和强干扰的条件下,航空和航天装备的信号处理器件的逻辑可能产生意外翻转而产生功能失效,甚至导致系统工作状态异常,因此器件的可靠性至关重要.反熔丝型FPGA（现场可编程门阵列）因其低功耗、高可靠性、高保密性等特点,广泛应用于航空航天的电子系统中.文章在介绍反熔丝型FPGA的基本结构的基础上,对反熔丝型FPGA单粒子效应（SEE）进行了详细分析,提出了相应的SEE加固设计措施及实现方法.通过重离子地面加速试验对加固设计方法进行验证,试验结果及分析表明,加固设计方法可以有效提高商用现货（COTS）反熔丝型FPGA的可靠性,可以为同类型的电子系统设计提供有价值的参考.     

数字电路抗单粒子瞬态效应的最小尺寸设计

随着体硅CMOS电路工艺的不断缩小,数字电路在空间中使用时受到的单粒子效应越发严重。特别是高频电路,单粒子瞬态效应会使电路功能完全失效。提出了一种基于电路尺寸计算的抗单粒子瞬态效应的设计方法,主要思想是通过辐射对电路造成的最坏特性,设计电路中MOS管的尺寸,使电路在系统开销和降低软错误率之间达到一个平衡。从单粒子效应电流模型入手,计算出单粒子效应在电路中产生的电荷数,得出为抵消单粒子效应产生的电荷需要多大的电容,再折算到器件电容上,最终得到器件的尺寸。此工作为以后研制抗辐射数字电路奠定了基础,提供了良好的借鉴。     

锗硅异质结双极器件单粒子效应与加固技术研究进展

锗硅异质结双极晶体管(Silicon-Germanium Heterojunction Bipolar Transistors, SiGe HBT)具有高速、高增益、低噪声、易集成等多种优势,广泛应用于高性能模拟与混合信号集成电路。同时,基区能带工程带来的优异低温特性以及良好的抗总剂量、抗位移损伤能力使其拥有巨大的空间极端环境应用潜力。然而,SiGe HBT固有的器件结构使其对单粒子效应极为敏感,并严重制约了SiGe电路综合抗辐射能力的提升。针对上述问题,综述了SiGe HBT单粒子效应及加固技术的研究进展,详细阐述了SiGe HBT单粒子效应的基本原理,分析了影响单粒子效应敏感性的关键因素,并对比了典型加固方法取得的效果,从而为抗辐射SiGe工艺开发和电路设计提供参考。     

集成电路的通用单粒子效应测试系统设计

为满足种类繁多、功能复杂集成电路的单粒子效应评估需求,克服目前国内地面单粒子辐照实验环境机时紧张、物理空间有限等方面的限制,设计实现了一款高效通用的集成电路单粒子效应测试系统。创新性地采用旋转立体垂直结构,包含一个多现场可编程门阵列(FPGA)电测试平台、运动控制分系统和被测器件装载板。便携式箱体结构仅需3个DB9接口即可完成所有与外界连线;基于LabVIEW实现上位机交互界面,界面友好;基于多FPGA平台实现下位机测试程序,灵活可扩展,通用性强。可实现8种300及以下管脚集成电路的一次安装、自动切换和10°~90°的角度辐射。实时监控并后台记录翻转数据、翻转时间、电路状态等细节信息,测试频率可达100 MHz。已通过专用集成电路(ASIC)、静态随机存取存储器(SRAM)、控制器局域网络(CAN)接口电路等集成电路的多次实测,验证了该系统的可靠性及其高效稳定、集成度高、安装调试方便等特点。     

单粒子翻转加固锁存器分析与辐照试验验证

对目前基于软错误屏蔽、施密特触发及双互锁单元结构的几种单粒子翻转加固锁存器进行分析,并从面积、延时、功耗和抗单粒子翻转能力等方面进行综合比较。着重剖析了DICE结构的多节点翻转特性,研究了敏感节点隔离对抗单粒子翻转能力的影响,设计了测试芯片,并进行了辐照试验验证。辐照试验结果表明,相比于其他加固锁存器结构,DICE结构的单粒子翻转阈值最高,翻转截面最低,功耗延时积最小。当敏感节点隔离间距由0.21 μm增大到2 μm时,DICE结构的单粒子翻转阈值增大157%,翻转截面减小40%,面积增大1倍。在DICE结构中使用敏感节点隔离可有效提高抗单粒子翻转能力,但在具体的设计加固中,需要在抗辐照能力、面积、延时和功耗之间进行折中考虑。     

两个低开销抗单粒子翻转锁存器

提出了两个抗单粒子翻转(SEU)的锁存器电路SEUT-A和SEUT-B。SEU的免疫性是通过将数据存放在不同的节点以及电路的恢复机制达到的。两个电路功能的实现都没有特殊的器件尺寸要求,所以都可以由小尺寸器件设计完成。提出的结构通过标准的0.18μm工艺设计实现并仿真。仿真结果表明两个电路都是SEU免疫的,而且都要比常规非加固的锁存器节省功耗。和传统的锁存电路相比,SEUT-A只多用了11%的器件数和6%的传输延时,而SEUT-B多用了56%的器件数,但获得了比传统电路快43%的速度。     

单粒子翻转效应的FPGA模拟技术

随着半导体工艺节点遵循摩尔定律逐渐缩小,空间环境中辐射诱发的单粒子效应(Single Event Effect,SEE)对集成电路造成的影响却在不断增加.单粒子翻转(Single Event Upset,SEU)效应是最为普遍的单粒子效应,表现为电路存储单元和时序逻辑中的逻辑位翻转,在集成电路中常采用故障注入技术来模拟...     

SRAM型FPGA单粒子翻转测试及加固技术研究

SRAM型FPGA空间应用日益增多,只有针对其特点设计相应的单粒子试验的测试程序才能系统、准确地获取该类芯片的单粒子翻转特性,为抗辐射加固设计提供依据.阐述了单粒子翻转的静态和动态的测试方法.静态测试包括硬件设计和配置位回读程序的设计;动态测试主要针对CLB(配置逻辑单元)和BRAM(块存储器)两部分进行了相应的软件测...     

改进型抗单粒子效应D触发器

在对抗单粒子效应技术研究的基础上,构造了一种改进型的抗单粒子翻转和单粒子瞬变的主从型边沿D触发器.该D触发器在不影响设计流程的情况下能使得整个芯片都具有抗单粒子效应,并有效改善了以往由于引入抗辐射设计而导致芯片面积大幅度提高的问题.