MCS－51单片机串行通讯波特率设置的特点与误差

ＭＣＳ－５１单片机串行通讯波特率设置的特点与误差张小鸣（２１３０１５）煤科总院常州自动化研究所１ＭＣＳ—５１单片机波特率设置的特点ＭＣＳ一到单片机串行口的波特率设置分为两种情况：ａ．‘当串行口工作于方式０和方式２时，彼特率固定不变，计算公式为：方式０...     

单片机在波特率变换器中的应用

在一些复杂的系统中,系统与分系统、分系统与设备等之间存在数据的传递问题,往往采用通信的方式来解决。由于分系统、设备等通信波特率的不同,特别是一些特殊波特率设备的存在,使得系统中设备间的相互通信不易实现。例如,在一个系统中,上位机接收某一设备的数据,如图1所示,设备1和设备2采用的是172．8kbps的波特率,而上位机用VB编程,其通信波特率为115．2kbps、128kbps或256kbps等,这样设备之间就不能相互通信,给设计带来困难。为了解决上述问题,采用双单片机电路,设计了波特率变换器,将接收波特率为172．8kbps的数据,转换成波特率为115．2kbps的输出,从而使不同波特率设备之间的通信成为可能。     

用插值调整法设计单片机串行口波特率

传统方法设计单片机串行口波特率时,往往要使用特殊频率的晶振。本文在分析MCS-51单片机串行口工作原理的基础上,提出基于12MHz晶振的单片机系统,通过编程实现所需波特率的插值调整设计方法。     

用插值调整法设计单片机串行口波特率

传统方法设计单片机串行口波特率时,往往要使用特殊频率的晶振.本文在分析MCS-51单片机串行口工作原理的基础上,提出基于12 MHz晶振的单片机系统,通过编程实现所需波特率的插值调整设计方法.     

单片机通讯中波特率自动跟踪的一种方法

在单片机串行通讯中,要求发送和接收的波特率保持一致。本文首先以MCS-51为例,分析了波特率的误差源和允许的波特率误差,然后介绍了一种自动调整波特率的方法。在这种方法中,数据的格式、波特率的选择都是通过软件来实现,应用十分方便。     

单片机通信中波特率自动跟踪的一种方法

在单片机串行通信中,要求发送和接收的波特率保持一致.首先以MCS-51为例,分析了波特率的误差源和允许的波特率误差,然后介绍了一种自动调整波特率的方法.在这种方法中,数据的格式、波特率的选择都是通过软件来实现的,应用十分方便.     

MCS-51系列单片机串行通信波特率的研究

阐述了89C51单片机串行通信口的结构及波特率的计算方法,通过对89C52串行通信口波特率发生器结构的分析,指出了89C52产生波特率的两种方式。计算出了89C51和89C52产生波特率与初值的对应关系,找出了波特率的最大值,给出了初始化编程的实例。     

高速串行通讯在数据手套中的应用

本文给出了PC机与单片机进行高速串行通讯(RS232串口波特率115．2k)的实现方法，并且应用该方法于数据手套项目的研制．取得了良好的效果。     

串行通信中波特率的设置问题

在微机与单片机的多机通信系统中，能够保证双方在通信中进行可靠地、准确地接收与发送数据，波特率的设置是至关重要的。就串行通信中波特率的设置作了阐述，并对由波特率误差引起的错码现象进行了分析。     

在MCS51单片机的串行通讯中实现波特率的自动整定

串行通讯在波特率误差超过一定范围时,会产生错误。本文在MCS51单片机上仅用软件就实现了波特率自动整定,最大程度地减小了波特率误差,因而可使串行通讯的可靠性得到提高。     

电网无功补偿自动调节控制器的研制

本文介绍了一种新型的电网无功补偿自动调节控制器的基本工作原理，阐述了功率因数值的确定及检测方法；通过在控制器中添加了自动调温装置，确保了该仪器能够在高寒气候环境下正常工作。     

单片机多机无线通信系统

本文介绍了单片机串行通信的一种全新的物理接口技术－脉冲调制的无线通信接口,及该接口技术在单片机多机通信系统中的应用。／     

单芯片多处理器的性能优势

本文以一个面积为300mm^2左右的芯片设计为目标,描述了三种不同的芯片结构：一种超标量结构,两种单芯片多处理器结构。模拟结果表明,由于超标量技术本身的局限性,单芯片多处理器结构相对于超标量结构具有明显的性能优势,对并行性的开发更加有效。     

单片微机控制纤维缠绕机

本文闸述了日本富士化工公司的纤维缠绕管道(即FRP管道)的缠绕理论及基于此缠绕理论，用单片微机8031为主系统并辅以多功能函数计算器用于数值计算，用极低的成本替代了进口设备中价恪昂贵的工控机系统，使设备操作简单并提高了设备的可靠性，降低了生产成本，性能价格比高，具有广阔的应用前景。     

一种单片便携式脉搏血氧饱和度测量仪的研制

根据红外光谱法血氧饱和度测量原理,以MSP430为开发平台,设计了一种便携式无线脉搏血氧仪.设计中采用了一种新型的腕式血氧探头,使用户佩戴和测量更加方便;硬件设计上充分利用了单片机内部的功能模块,使外围元件个数减到最少,功耗降到最低;软件设计上实现了信号调制、信号处理、信息显示和无线通信等功能.实验样机的初步测量结果表...     

The Elements of Single-Chip Microcomputer Architecture

Unique—and sometimes obscure—characteristics distinguish single-chip microcomputers from conventional architectures. Current examples show that no one section can be optimized at the expense of another.     

Aegis: A Single-Chip Secure Processor

In this article, we introduce a single-chip secure processor called Aegis. In addition to supporting mechanisms to authenticate the platform and software, our processor incorporates mechanisms to protect the integrity and privacy of applications from physical attacks as well as software attacks. Therefore, physically secure systems can be built using this processor. Two key primitives, physical unclonable functions (PUFs) and off-chip memory protection, enable the physical security of our system. These primitives can also be easily applied to other secure computing systems to enhance their security.     

一种采用单片机的微机控制实验装置

本文介绍一种适用于高等专科学校、使用单片机的微机控制技术课程的实验装置.及采用该装置的典型实验.并讨论了有关实验设计的原则.     

SCMP: A Single-Chip Message-Passing Parallel Computer

As technology improves and transistor feature sizes continue to shrink, the effects of on-chip interconnect wire latencies on processor clock speeds will become more important. In addition, as we reach the limits of instruction-level parallelism that can be extracted from application programs, there will be an increased emphasis on thread-level parallelism. To continue to improve performance, computer architects will need to focus on architectures that can efficiently support thread-level parallelism while minimizing the length of on-chip interconnect wires. The SCMP (Single-Chip Message-Passing) parallel computer system is one such architecture. The SCMP system includes up to 64 processors on a single chip, connected in a 2-D mesh with nearest neighbor connections. Memory is included on-chip with the processors and the architecture includes hardware support for communication and the execution of parallel threads. Since there are no global signals or shared resources between the processors, the length of the interconnect wires will be determined by the size of the individual processors, not the size of the entire chip. Avoiding long interconnect wires will allow the use of very high clock frequencies, which, when coupled with the use of multiple processors, will offer tremendous computational power.