用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法：理论与实践

过大的平均功耗使芯片产生较多的热量,降低芯片的可靠性及性能,严重时会损坏芯片,因此有效地对电路平均功耗做出精确的估计非常重要。由于实际电路存在时间延迟,而考虑延时的电路功耗模型计算量较大,用模拟方法求取电路平均功耗非常耗时。为了在较短的时间内对VLSI电路的平均功耗做出较为可信的估计,该文提出了一套电路功耗分析理论,并由此给出了一种用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法,ISCAS85及ISCAS89电路集的实验结果表明这种估计方法具有平均功耗估计值准确和加速明显的优点。     

一种新的CMOS电路最大功耗估计方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗作出精确的估计非常重要,为了在尽可能短的时间内对VLSI电路的最大功耗下限作出较为可信的估计,给出了一种新的CMOS电路最大功耗估计方法,ISCAS85电路集的实验结果表明这种估计方法不仅对于无时间延迟功耗计算模型,而且对于有时间延迟功耗计算模型,都具有最大功耗估计值较准确和耗时短的优点。     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

一种高效的低功耗取指与预解码单元的设计

在数字信号处理芯片中，取指单元的效率对芯片性能有非常大的影响，提出一种新的并行处理结构以及门控时钟电路，讨论这些结构的优点，并提出几种优化方法，在提高效率的同时，极大降低了功耗开销．     

系统级芯片动态温度响应快速估计方法研究

针对高性能集成芯片的热管理,提出了一种动态温度的快速估计方法。该估计方法利用等价热阻网络建立芯片热电模型,在实时电路中把芯片由于外部激励和自生耗能引起的温度变化反馈到估计过程中,并采用数字滤波原理,将连续时域响应函数转化为离散时域响应函数,通过温度-功耗迭代计算可以准确高效地估计动态电路的温度变化。通过C语言程序实现了该温度估计算法,并通过实验验证了该方法能够有效地提高实时温度响应估计的准确度和实时性,适用于系统级芯片动态温度管理。     

基于压缩感知的RTL级功耗估算仿真

系统芯片功耗动态评估往往需要仿真不同的向量集,估算速度慢;为减少SoC功耗估算时间,结合压缩感知优越的稀疏表示能力,设计一种快速的RTL级功耗估算方案;首先根据芯片RTL描述生成模拟输入矢量,然后利用压缩感知生成原始输入矢量的良好近似表示或精确表示,以减少输入矢量规模,并将其作为新的输入矢量,最后用经压缩的新矢量序列来仿真电路,从而计算出芯片功耗;仿真实验表明,这种功耗估算方法能在保持非常高的精确度的同时,比同类方案缩短仿真时间约28%。     

安全SoC抗功耗攻击研究综述

功耗攻击目前已成为安全SoC芯片的最大威胁,已经证明是一种非常有效的发现密钥方法.对抗功耗攻击技术研究成为近年来的热点问题.对抗功耗攻击从算法掩码级和电路级两个方面综述,重点对抗功耗攻击国内外有影响的研究成果进行了总结与评述;对抗功耗分析攻击的已有实验方法进行了总结,并给出了较易实现的实验方法,最后提出了安全SoC抗功耗分析攻击的进一步研究方向.     

嵌入式加密芯片功耗分析攻击与防御研究进展

功耗分析攻击成为嵌入式加密芯片的最大威胁,它破解密码芯片密钥比穷举法要快得多,是一种新的密钥攻击方法.对功耗分析攻击与防御成为近年来研究的热点问题,功耗分析模型是研究功耗攻击与防御的基础,在对功耗攻击模型研究进展进行评述后,分别对功耗分析攻击与防御进行综述,功耗攻击从简单功耗分析攻击、差分功耗分析攻击和高阶差分功耗分析攻击进行比较,防御从算法级和电路级进行对比,并对文献进行了分类整理.通过对国内外研究进展的总结和对比,为特定领域的嵌入式加密芯片提供抗功耗分析攻击解决方案,最后对进一步研究的问题进行了展望.     

SPLICE加速及并行SPICE模型构想及其在Transputer实现

在VLSI设计领域,CAE(Computer Aided Engincering)已成为一个基本的设计工具。在设计过程的诸个环节中,电路分析(又称电路模拟)是相当耗时的工作之一。有人做过估计:CAE工作站运算量的 2/3花在模拟上,对于某些大规模设计工作而言,主机仍会遇到运算瓶颈,因此加速研究显得十分必要。本文介绍利用Transputer对混合模拟软件SPLICE所做的加速工作,加速效果十分显著;此外,Transputer的特长还在于它的并行性,为此,本文也提出一种利用Transputer实现并行SPICE模型构想。     

深亚微米CMOS电路漏电流快速模拟器

随着工艺的发展 ,功耗成为大规模集成电路设计领域中一个关键性问题 降低电源电压是减少电路动态功耗的一种十分有效的方法 ,但为了保证系统性能 ,必须相应地降低电路器件的阈值电压 ,而这样又将导致静态功耗呈指数形式增长 ,进入深亚微米工艺后 ,漏电功耗已经能和动态功耗相抗衡 ,因此 ,漏电功耗快速模拟器和低功耗低漏电技术一样变得十分紧迫 诸如HSPICE的精确模拟器可以准确估计漏电功耗 ,但仅仅适合于小规模电路 首先证实了CMOS晶体管和基本逻辑门都存在堆栈效应 ,然后提出了快速模拟器的漏电模型 ,最后通过对ISCAS85& 89基准电路的实验 ,说明了在精度许可 (误差不超过 3% )的前提下 ,模拟器获得了成百倍的加速 ,同时也解决了精确模拟器的内存爆炸问题     

An approach to predicting dynamic power dissipation of coupled interconnect network in dynamic CMOS logic circuits

In deep submicron (DSM) integrated circuits (IC), coupling capacitors between interconnects become dominant over grounded capacitors. As a result, the dynamic power dissipation of one node is no longer only in relation to the signal on that node, and it also depends on signals on its neighbor nodes through coupling capacitors. Thus, for their limitation in dealing with ca-pacitively coupled nets, past jobs on power estimation are facing rigorous challenges and need to be ameliorated. This paper proposes and proves a simple and fast approach to predicting dynamic power dissipation of coupled interconnect networks: a coupling capacitor in dynamic CMOS logic circuits is decoupled and mapped into an equivalent cell containing an XOR gate and a grounded capacitor, and the whole circuit after mapping, consuming the same power as the original one, could be easily managed by generally-used gate-level power estimation tools. This paper also investigates the correlation coefficient method (CCM). Given the signal p     

纳米级CMOS电路的漏电流及其降低技术

随着CMOS工艺的进一步发展，漏电流在深亚微米CMOS电路的功耗中变得越来越重要。因此，分析和建模漏电流的各种不同组成部分对降低漏电流功耗非常重要，特别是在低功耗应用中。本文分析了纳米级CMOS电路的各种漏电流组成机制并提出了相应的降低技术。     

SCANGIN:一种降低扫描测试中动态功耗的方法

通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗的目的．在ISCAS’89基准电路上进行的实验表明,该方法最多能将扫描移入阶段峰值功耗降低94．5％,平均功耗降低93．8％,而面积开销可以忽略不计．     

Faster power estimation of CMOS designs using vector compaction - a fractal approach

Low power digital complementary metal oxide semiconductor (CMOS) circuit design requires accurate power estimation. In this paper, we present a compaction algorithm for generating compact vector sets to estimate power efficiently. Power can be estimated using dynamic (simulation) or static (statistical/probabilistic) techniques. Dynamic power estimation techniques simulate the design using a large input vector set for accurate estimation. However, the simulation time is prohibitively long for bigger designs with larger vector sets. The statistical methods, on the other hand, use analytical tools that make them faster but less accurate. To achieve the accuracy of dynamic power estimation and the speed of statistical methods, one approach is to generate a compact, representative vector set that has the same switching transition behavior as the original larger vector set. The compaction algorithm presented in this paper uses fractal concepts to generate such a compact vector set. The fractal technique quantifies correlation by a fractal parameter which can be determined faster than calculating correlation explicitly. Experimental results on circuits from the ISCAS85 and ISCAS89 benchmark suites, with correlated input vector sets, resulted in a maximum compaction ratio of 65.57X (average 38.14X) and maximum power estimation error of 2.4% (average 2.06%). Since the size of the compact vector set used for simulation is smaller, the simulation time will be shorter and will significantly speed up the design cycle.     

基于TSP的低功耗低费用测试方法

扫描链阻塞技术可以有效地降低电路测试时的峰值和平均功耗,但是扫描测试应用时间有所增加。为了解决这一问题,通过有效利用测试向量之间的相容性,提出一种基于TSP问题的降低测试应用时间的方法。实验结果表明,该方法能够较大幅度地降低测试应用时间。     

LCNT-an approach to minimize leakage power in CMOS integrated circuits

Microsystem Technologies - Leakage power dissipation is the dominant contributor of total power dissipation in nanoscale complementary metal oxide semiconductor (CMOS) integrated circuits. CMOS...     

Leakage Minimization Technique for Nanoscale CMOS VLSI

Because of the continued scaling of technology and supply-threshold voltage, leakage power has become more significant in power dissipation of nanoscale CMOS circuits. Therefore, estimating the total leakage power is critical to designing low-power digital circuits. In nanometer CMOS circuits, the main leakage components are the subthreshold, gate-tunneling, and reverse-biased junction band-to-band-tunneling (BTBT) leakage currents.