UHF RFID阅读器中优化小数频率综合器设计

给出了一个采用0.18μm CMOS工艺实现,基于三阶、三比特增量-总和调制技术,用于单片超高频射频识别阅读器的小数分频频率综合器。根据所采用的直接变频收发机结构特点及EPCglobal C1G2、ETSI协议的射频部分规范,确定阅读器本地振荡源相位噪声指标要求。测试结果表明:通过配置调制器的噪声传递函数零点,可使该频率综合器200 kHz频偏处的相位噪声得到有效抑制;当从1.8 V电源电压上抽取9.6 mA电流时,距离900 MHz测试中心频率200 kHz、1 MHz频偏处的相位噪声分别为-103与-132 dBc/Hz。     

单片UHF RFID阅读器中频率综合器的研究

根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的3阶Ⅱ型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz.电路采用MOSlS IBM 0.18μm RF/MM CMOS工艺,仿真结果表明:锁相环输出频率范围为760 MHz～1.12 GHz,锁相环输出频率为900 MHz时,相位噪声为-113.1 dBc/Hz@250 kHz,-120.4 dBc/Hz@500 kHz.电源电压3.3 V,消耗总电流9.4 mA.     

UHF RFID阅读器中可编程全差分低通滤波器的设计

基于TSMC 0.25 μm RF CMOS工艺,提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的可编程全差分低通滤波器电路.该滤波器为6阶切比雪夫有源RC滤波器,其中的运放采用带共模反馈的全平衡差动放大器结构(FBDDA)实现了全差分的缓冲器.仿真结果表明:该电路可以通过3位信号控制位产生截止频率为400 kHz、600 kHz、800 kHz、1 MHz以及1.3 MHz的全差分低通滤波器,1 MHz处的点噪声为20 nV/Hz,1 dB输入压缩点为15 dBm,3.3 V电源电压下电路消耗总电流为4.86 mA.     

单片UHF RFID阅读器中低噪声频率综合器的设计

结合EPC global C1 G2协议和ETSI规范要求,讨论了频率综合器噪声性能需求,并设计实现了用于单片CMOS UHF RFID阅读器中的低噪声三阶电荷泵锁相环频率综合器.在关键模块LC VCO的设计中,采用对称LC滤波器和LDO 调节器提高VCO相位噪声性能.电路采用IBM 0.18 μm CMOS RF工艺实现,测得频率综合器在中心频率频偏200 kHz和1 MHz处相位噪声分别为-109.13 dBc/Hz和-127.02 dBc/Hz.     

零中频UHF RFID接收机中的低噪声放大器设计

介绍了一个基于0.18μm标准CMOS工艺,可用于零中频UHF RFID(射频识别)接收机系统的900MHz低噪声放大器.根据射频识别系统的特点与要求对低噪放的结构、匹配、功耗和噪声等问题进行了权衡与分析,仿真结果表明:在1.2V供电时放大器可以提供20.8dB的前向增益,采用源端电感实现匹配并保证噪声性能,噪声系数约为1.1dB,放大器采用电流复用以降低功耗,每级电路从电源电压上抽取10mA左右的工作电流,并使反向隔离度达到-87dB.放大器的IP3为-8.4dBm,1dB压缩点为-18dBm.     

CMOS 射频低噪声放大器的设计

讨论了CMOS射频低噪声放大器的相关设计问题,对影响其增益、噪声系数、线性度等性能指标的因素进行了分析,并综述了几种提高其综合性能指标的方法。在此基础上,采用SMIC0．25μm CMOS工艺库,给出了3．8GHz CMOSLNA的设计方案。HSPICE仿真结果表明：电路的功率增益为13．48dB,输入、输出匹配良好,噪声系数为2．9dB,功耗为46．41mw。     

一种用于单片UHF RFID阅读器中的低相位噪声LC VCO设计

介绍了一种适用于UHF RFID(Radio Frequency Identification)阅读器的低相位噪声压控振荡器(VCO)电路.通过在传统的VCO电路中加入抑制电源噪声的regulator并在共模端加入平衡滤波电路对尾电流源的二次谐波分量进行抑制来降低1/f3区域的相位噪声,同时选取合适的电感值及其Q值使得VCO在1/f2区域也能获得较佳的相位噪声性能.同时,文中给出了本设计中使用的低噪声基准源电路.整个电路采用UMC0.18 μm MM/RF CMOS工艺实现,仿真与测试结果显示所提出的VCO结构和传统VCO相比几乎在所有区域内对相噪声均有5 dB的改善.本设计使用的电源电压为3.3 V,VCO中心频率为1.8 GHz,调谐范围约为11%,频偏1MHz处相位噪声约为-127 dBc/Hz,总电流约为7.2 mA.     

低功耗CMOS低噪声放大器的设计

针对低功耗电路设计的需求,提出了一种低功耗约束下CMOS低噪声放大器的设计方法,并与传统的设计方法进行了对比。模拟结果表明,按照该方法基于0.18μm CMOS工艺设计的工作于1.58 GHz的低噪声放大器,在仅消耗1.9 mA电流的条件下,噪声指数小于1 dB。     

UHF RFID阅读器中低噪声Σ小数频率综合器的设计

采用0.18μmRF CMOS工艺结合EPC C1G2协议和ETSI规范要求,实现了一种应用于CMOS超高频射频识别阅读器中的低噪声ΔΣ小数频率综合器。基于三位三阶误差反馈型ΔΣ解调器,采用系数重配技术,有效提高频率综合器中频段噪声性能;关键电路VCO的设计过程中采用低压差调压器技术为VCO提供稳定偏压,提高了VCO相位噪声性能。多电源供电模式下全芯片偏置电流为9.6mA,测得在中心频率频偏200kHz、1MHz处,相处噪声分别为-108dBc/Hz和-129.8dBc/Hz。     

新型RFID阅读器接收电路设计

射频识别（RFID）系统,由于其智能、快速、耐久、记忆容量大等优点,拥有广阔的应用发展前景。主要研究了UHF频段RFID阅读器接收电路的设计,分析了其零中频接收电路结构,解决了由RFID系统自身特殊性所带来的零点问题和直流漂移,最终通过仿真验证了该电路结构的可行性。     

单片CMOS UHF RFID阅读器中低噪声LC VCO的设计

设计了一种应用于单片CMOS超高频射频识别阅读器中的低功耗、低相位噪声LC VCO。根据超高频射频识别阅读器的系统架构和协议要求,对本振相位噪声要求做出详细讨论;采用LC滤波器和低压差调压器分别对尾电流源噪声和电源噪声进行抑制,提高了VCO相位噪声性能。电路采用IBM 0.18μm RF CMOS工艺实现,电源电压3.3 V时,偏置电流为4.5 mA,中心频率为1.8 GHz,在频偏1 MHz处,相位噪声为-136.25 dBc/Hz,调谐范围为30%。     

超高频射频识别读写器的研究与设计

超高频射频识别系统具有存储容量大、读写速度快、识别距离远和可同时读写多个电子标签等特点,已经在众多领域得到了广泛的应用。为了满足市场需求,文章对超高频读写器的内部结构进行了研究,并提出了一种基于ARM的超高频射频识别系统读写器的设计方案。文中从硬件和软件两个方面对读写器的设计进行了阐述,给出了读写器的设计结构、工作流程...     

一种新型UHF RFID阅读器圆极化天线

传统的圆极化阅读器天线采用单馈电微带天线方式设计,频带窄、极化特性较差。在单馈电微带天线的基础上,采用探针馈电曲线贴片的方式,在圆形铁片上开了4个对称的方形缝隙,最终设计出一种新型的UHF RFID圆极化阅读器天线。天线的结构尺寸为167.5 mm×167.5 mm×3 mm,阻抗带宽为870~936 MHz,3 dB轴比带宽为900~918 MHz,最大增益为3.5 dB。与传统的圆极化阅读器天线相比,设计的天线频带宽,且极化特性得到良好改善,能够满足工程上的应用需求。     

一种小型化多协议超高频RFID读写器模块

设计了一种兼容国际标准ISO/IEC 18000-6C 和中国标准GB/T 29768-2013 的超高频射频识别读写器模块。基于定向耦合器的双调谐射频收发电路以紧凑的结构实现了较高的隔离度,降低了对接收前端电路的线性度要求。利用定向耦合器的耦合信号作为解调本振,以提高其与射频自干扰的相关性,降低下变频后的基带残留相位噪声。设计的读写器模块工作在920~925 MHz 频段,饱和输出功率为29.6 dBm,对6C和国标标签的盘存距离均超过15 m。读写器模块的小型化通过采用小尺寸的收发隔离电路和电路板的三维堆叠封装得以实现,其体积仅为70 mm*60 mm*15 mm。     

超高频射频识别阅读器的高线性低噪声前端

根据超高频段射频识别的协议要求、结合论文所提出的正交直接变频无线收发机架构,对阅读器接收路径所需的系统噪声系数、输入线性度要求做出分析。给出了同时具有低噪声系数、高线性度特点的三级紧凑式射频前端,该电路能够承受标签背散射机制所引起的大信号带内自阻塞干扰。电路采用IBM 0.18μm CMOS 7RF工艺制作,当从3.3V的电源电压上抽取6.9mA电流时,该射频前端可以获得13dBm的输入线性度与23 dB的最大噪声系数。