WIMAX LDPC码译码器的FPGA实现

设计了基于TDMP-NMS算法的码率码长可配置LDPC码译码器,支持WIMAX标准LDPC码的译码.通过插入最短的额外时钟周期,使得更新后的节点信息得到了及时利用.采用一种工作于增量模式的基于填充算法的桶形移位寄存器结构,实现了对该标准中576、768、1152、2304 4种码长LDPC码译码的支持.结果表明所设计的...     

基于GPU的并行Turbo乘积码译码器

Turbo乘积码是一类前向纠错码,在高码率下具有良好的误码率性能。TPC编码器的实现相对简单,其译码器的译码复杂度也比较合理。因此,TPC被广泛用于各种场景,例如卫星通信系统和数据存储系统等。提出了一种基于GPU的并行TPC译码器,可以同时译码二维乘积码矩阵的所有行或列。设计了一种并行基本译码器,以简化由扩展汉明码构成的TPC的译码过程。实现了测试样例和有效码字计算的并行化,降低了译码延迟。为了进一步提高译码吞吐率,提出了多通道TPC译码器。在不同的GPU上测量了并行译码器的性能,实验结果表明,与基于CPU的TPC译码器相比,基于GPU的并行TPC译码器的译码延迟显著降低。此外,基于GPU的并行TPC译码器的吞吐率在NVIDIA RTX 2080 Ti上达到30 Mbps,在NVIDIA GTX Titan V上达到38 Mbps,是基于CPU的TPC译码器性能的44倍和54倍。     

一种空时分组码最大似然检测的递归算法

空时最大似然序列估计(MLSE)方法是在已知接收的向量信号的情况下,估计已经发送出去的数据序列。论文在分析了空时编码(STBC)原理的基础上,提出了一种空时分组码的最大似然比检测的递归算法。利用STBC的正交结构,简化了最大似然准则,并且推导出递归表达式,接收端采用Viterbi译码,以较低复杂度实现最大似然译码。     

基于LTE-Advanced标准的LDPC码编码器设计与实现

针对LTE-Advanced标准,在分析其低密度奇偶校验(LDPC)码校验矩阵构造基础上,设计了一种低成本高吞吐率的准循环LDPC码编码器结构。通过分析校验矩阵的子矩阵结构,将整个校验矩阵划分为全零子矩阵及循环移位单位子矩阵的块状结构,进行串行编码。实验结果表明,与同类方法相比,设计的编码器编码时间约为同类最理想时间的32%,资源消耗约为同类最理想情况的33%,在编码时间和资源消耗上达到平衡,满足LTE-Advanced标准低成本高传输的要求。此外,改变校验矩阵存储单元的参数,可实现不同码长码率的LDPC码编码。     

基于IR-UWB系统的高速准循环LDPC编解码器设计

阐述了一种基于脉冲无线电超宽带(Impulse radio ultra-wideband, IR UWB)系统的高速低密度奇偶校验码（Low density parity-check codes, LDPC）算法推导及其性能比较,分析了渐进添边算法(Progressive edge-growth, PEG)结合分块准循环(Quasi-cyclic, QC)的方式实现校验矩阵的构造以及单位阵（I矩阵）和Q矩阵作为子循环矩阵时的性能,并通过Matlab仿真的误比特曲线对算法进行分析。该LDPC解码器的设计采用一种基于变量因子的最小和(Minimum sum,MS)译码算法,硬件复杂度较低,在标准UWB衰弱信道中,误码率10-6下产生约3.2 dB信噪损失。     

基于变量节点更新的梯度下降比特翻转译码算法

由于变量节点自身的可靠性度量值不会随着迭代译码过程中比特被翻转而更新,因此翻转函数值的计算并不准确,进而影响了梯度下降比特翻转算法的译码性能。在深入分析梯度下降比特翻转译码算法的基础上,提出了一种基于变量节点更新的加权梯度下降比特翻转译码算法。该算法为翻转函数引入了校验节点的可靠度外信息权重和变量节点可靠性的更新规则,从而使翻转函数值的计算更加精确。仿真结果表明,与现有的梯度下降译码算法相比,在加性高斯白噪声信道下,该算法有效提升了误码率性能。     

基于最大似然估计的雷达高度计跟踪处理

根据Brown海面回波模型,分析了海面回波中的噪声分布特性,即功率谱分别呈指数分布的 海面回波噪声和呈均匀分布的热噪声,并对此进行了仿真研究。在此基础上对海面回波的最大似然 跟踪处理方法进行了分析,提出了基于最大似然估计的跟踪器的实现方法,介绍了其工作原理、硬 件实现方法以及主要工作指标。该跟踪器在校飞实验中获得成功,获得了大量实验数据;展示了回 波波形、跟踪轨迹等校飞数据,从这些结果上反映出该跟踪器的精确性和健壮性。     

基于最大似然准则Hausdorff距离的跟踪算法

针对视频处理中运动物体的检测和跟踪问题,提出一种基于最大似然准则Hausdorff距离的目标跟踪算法,首先利用基于GVF的Snake方法获得物体模型;然后采用基于最大似然准则的Hausdorff距离匹配后续帧中的目标,搜索策略采用类似于Rucklidge提出的多分辨率搜索方法,在不影响搜索成功率和目标定位精度的情况下, 可以显著地缩短搜索时间;最后使用Snake方法完成运动物体的轮廓更新.实验表明该方法可以较好地跟踪刚性和非刚性物体,同时对部分被遮挡的目标也有良好的跟踪效果.     

基于线性预测和最大似然的基音检测算法

根据语音信号产生机理，结合常用的线性预测和最大似然法，提出了一种有效的基音检测算法。该算法采用频域分块估计候选基音周期的范围，提高了算法的计算速度。仿真实验表明，该算法与传统方法相比其基音检测结果有了明显的改善，克服了随机错误及倍频、半频错误，在低信噪比下鲁棒性较好。     

基于模拟退火的最大似然聚类图像分割算法

图像分割可视为两类模式分类问题.将最大似然聚类方法应用于图像分割,并采用模拟退火技术求解最大似然聚类,解决了用迭代方法求解最大似然聚类只能得到局部最优解的问题.获得的图像分割效果优于迭代方法和著名的Otsu方法,且分类误差小于迭代方法.     

动态量化的LDPC译码器结构

为降低低密度奇偶校验码(LDPC)译码器的复杂度,提出动态量化的LDPC译码器结构。针对传统并行结构,采用自适应动态量化算法、层调度策略以及最小和算法,在译码的同时调整信息量化方式,由此设计自适应估计电路,并统计幅值过大的信息比例。实验结果表明,该结构能以较小的性能损失降低LDPC译码器的复杂度。     

基于最小和的高效LDPC译码算法

针对低密度奇偶校验（LDPC）译码算法性能低的问题,提出一种基于最小和的高效译码算法。该算法从概率的角度分析消息的传递过程中校验节点的更新过程,得到近似的最小和算法等式,并采用动态归一化因子提高译码性能。仿真实验表明,与BP译码算法相比,该译码算法在损失极少译码性能的情况下,不仅减少迭代过程中的计算量,而且提高了译码效率。     

不规则LDPC码在数字水印中的应用

数字水印在传播过程中会受到信道的干扰,而不规则LDPC码在信道纠错方面有不错的性能,可将不规则LDPC码与数字水印技术相结合,先对数字水印进行LDPC编码,然后对宿主图像进行小波变换和SVD分解,将水印嵌入。实验结果表明,该算法降低了水印在传输过程中的误码率,具有很强的鲁棒性和不可见性。     

改进型LLR BP译码算法研究

短低密度校验(LDPC)码的Tanner图中通常存在环路,变量节点之间的信息不再相互独立,导致LLR BP算法译码性能的下降。针对上述问题,提出一种改进型LLR BP译码算法,推导出有环时变量节点的真实信息,利用最小均方误差准则计算出有记忆的变量节点信息的权值,通过调整变量节点信息的迭代过程降低变量节点之间信息的相关性。仿真结果表明,改进型LLR BP算法具有比LLR BP算法、归一化BP算法及偏移量BP算法更好的LDPC译码性能。     

二维离散小波提升变换算法的并行结构设计

提出了一种二维离散小波提升变换（2DDWT）的2×2并行结构。该结构充分利用了2DDWT算法固有的行并行、列并行、行列并行的三种并行性,有效提高了算法执行速度,同时显著降低了硬件存储需求。处理N×N图像的时间为N2/4+N/2+1,系统存储需求为3N。FPGA实现结果证明了本设计的正确性和有效性。     

并行高效BCH译码器设计及FPGA实现

针对并行BCH译码器的特点,采用异或门实现有限域上常系数乘法,从而降低硬件复杂度。先计算部分错误位置多项式,再根据仿射多项式和格雷码理论,进行逻辑运算得到剩余的错误位置多项式,从而减少了系统所占用的资源。在现场可编程门阵列(FPGA)开发软件ISE10.1上进行了时序仿真,验证了该算法时间和空间的高效性。     

基于GPU的低密度奇偶校验码译码加速技术

随着通信技术的发展,通信终端逐渐采用软件的方式来兼容多种通信制式和协议。针对以计算机中央处理器（CPU）作为运算单元的传统软件无线电架构,无法满足高速无线通信系统如多进多出（MIMO）等宽带数据的吞吐率要求问题,提出了一种基于图形处理器（GPU）的低密度奇偶校验（LDPC）码译码器的加速方法。首先,根据GPU并行加速异构计算在GNU Radio 4G/5G物理层信号处理模块中的加速表现的理论分析,采用了并行效率更高的分层归一化最小和（LNMS）算法;其次,通过使用全局同步策略、合理分配GPU内存空间以及流并行机制等方法减少了译码器的译码时延,同时配合GPU多线程并行技术对LDPC码的译码流程进行了并行优化;最后,在软件无线电平台上对提出的GPU加速译码器进行了实现与验证,并分析了该并行译码器的误码率性能和加速性能的瓶颈。实验结果表明,与传统的CPU串行码处理方式相比,CPU+GPU异构平台对LDPC码的译码速率可提升至原来的200倍左右,译码器的吞吐量可以达到1 Gb/s以上,特别是在大规模数据的情况下对传统译码器的译码性有着较大的提升。     

改进的LDPC码Normalized BP-Based译码算法

为了提高Normalized BP-Based算法的译码性能,提出了一种改进的Normalized BP-Based算法。根据校验节点传向变量节点的信息的大小来动态地改变校正因子,实现对BP-Based算法的非线性补偿。仿真结果表明：在误码率低于0.5×10-2时,与Normalized BP-Based算法相比,改进算法均可以获得约0.1dB的增益,而只增加少量运算,并且不增加迭代次数。     

AVS及H.264双模可变长解码器设计

为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。     

插值前置的仿射变换FPGA实现方法

目前实时视频的仿射变换FPGA实现方法主要基于反向映射原理。该方法在缓存一帧图像后采用四邻域像素的双线性插值得到仿射图像,但是四邻域像素的存储器读写需要FPGA提供四倍于原始图像流的传输带宽,导致FPGA无法同时兼顾存储资源消耗与数据吞吐率。针对该问题,提出了一种插值前置的仿射变换FPGA实现方法,该方法采用四角点映射方式将双线性插值计算提前到存储器缓存原始图像之前,避免双线性插值直接读写存储器所导致的数据带宽倍增问题。实验结果表明,与基于反向映射的仿射变换FPGA实现方法相比,该方法在保证高数据吞吐率的同时,降低了存储资源的消耗。