一种高动态高码率解扩接收机朱设计

本文提出了一种高动态高码率数字化解扩接收机的设计方案,同时简要介绍了其数字下变频、伪码初相位捕获、伪码相位跟踪和数据解调的基本设计思想。     

基于非相干序贯检测器实现的伪码捕获器

讨论了基于非相干序贯检测器实现的伪码初相位快速捕获方法,并对序贯检测器的结构和参数进行了分析.非序贯检测器实现的伪码捕获器,使伪码初相位的捕获时间、检测概率和虚警概率三者之间得到均衡,有效地提高了伪码初相位的捕获速度和捕获可靠性.     

高动态环境中伪码锁相环设计

伪码相位的精确稳定跟踪是扩频通信系统的关键问题。在高动态、低信噪比环境下,伪码锁相环的设计更为困难。在介绍数字化伪码锁相环的组成和工作原理基础上,对高动态环境应用要求下环路滤波器的特性进行了详细分析;并在一种数字化扩谱接收机中,完成了伪码的精确跟踪。     

载波相位平滑GPS伪码为伪距的研究

分析了全球定位系统接收机可获取的观测量。给出了载波相位平滑伪码伪距的一个递归算法结构。讨论了平滑法初值的设定和构造伪距前向预测值，并对各种情况进行了统计分析。     

多径信道下扩频导航信号跟踪性能研究

针对扩频导航信号多径信道下信号跟踪性能,分析了时延小于一个码片的多径信号对导航信号伪码相位和载波相位跟踪误差的影响,并建立跟踪环路的数学模型,在考虑多径信号的基础上分析了混合信号相位跟踪的数学模型,分析了混合信号下伪码跟踪环和载波相位跟踪环相位跟踪的性能.在数学模型分析的基础上,对伪码相位跟踪和载波相位跟踪性能进行了计算机仿真.结果表明,多径信号引入相位测量误差与多径信号的幅度、相埘直达信号伪码相位和载波相位时延有关,并且伪码相位时延与载波相位时延之间相互影响.关键字:多径信道;伪码跟踪;载波跟踪;跟踪性能进行了计算机仿真.结果表明,多径信号引入相位测量误差与多径信号的幅度、相对直达信号伪码相位和载波相痊时延有关,并且伪码相位时延与载波相位时延之间相互影响.     

高动态高码速率全数字化解扩接收机的设计

为了解决在高动态环境下进行扩频通信时高处理增益和短初捕时间之间的矛盾,对高动态环境下的伪码快捕跟踪算法和载波跟踪技术进行了研究。研究了串并组合的伪码快捕方法和FLL与PLL相结合的动态载波跟踪技术;在此基础上,设计完成了一种高集成度的全数字化解扩接收机。     

基于载波相位的GPS码伪距平滑算法设计

文中给出了全球定位系统接收机可获取观测量的误差估计,基于此讨论了平滑算法的性能。平滑算法的精度与接收机性能,权重因子和平滑递归的次数有关。给出了载波相位平滑伪码伪距的具有最快的噪声对消的递归算法结构,并且对其性能进行了评估。当递归次数大于100,码伪距和载波相位的测量精度分别为5.6m和5mm时,具有最优加权系数的平滑算法可提供优于30cm的伪距测量精度。     

双频伪码测距快速求解模糊度方法的仿真研究

求解距离模糊度是无线电高精度测量领域的重要课题。简要介绍了双频伪码测距快速求解模糊度算法，并以航天器间相对距离测量为应用背景，建立了基于SystemView仿真环境的无线电相对距离测量仿真模型，验证了双频伪码测距解模糊的方法，实现了载波相位高精度测距。     

航天器扩频测控应答机伪码跟踪环设计

为了满足直接序列扩频体制下航天器测控应答机的需求,对伪码跟踪环进行了研究. 提出了一种新的全数字伪码跟踪环：采用新的超前滞后鉴别器,再生伪码相位精确可控的伪码发生器,环路自适应调整相关间距和环路带宽,解决了伪码跟踪环的入锁时间、收敛范围与跟踪精度之间的矛盾,并采用分时复用的方式实现鉴别、滤波等计算功能. 仿真和实测结果均验证了研究的有效性,已成功应用于某航天工程.     

带残余频偏的QPSK-DSSS信号伪码序列盲估计

针对正交相移键控(QPSK)调制的带残余频偏直接序列扩频(DSSS)信号伪码序列难以估计的问题,提出信号相关矩阵特征分解结合全数字锁相环(DPLL)进行伪码序列估计的方法。首先对接收信号进行采样和分段得到数据矩阵;根据最大化信号相关矩阵的谱范数估计出伪码序列的同步点;在同步基础上再计算信号相关矩阵的特征子空间;针对其主分量特征向量带有残余频偏且相位存在π/2跳变的问题,采用全数字锁相环跟踪和消除其残余频偏进而恢复伪码序列。研究结果表明,针对QPSK-DSSS信号,所提方法能够实现负信噪比下伪码序列的盲估计。     

基于DSP+FPGA的中频数字接收机伪码串行搜索的研究

讨论了高动态、低信噪比、长伪码序列扩频信号的伪码的串行搜索的基本原理．以及自适应门限确定方法与搜索过程中应注意的问题；提出了一种基于高速数字信号处理技术(DSP)和现场可编程逻辑器件(FPGA)的全数字高动态解扩接收机方案：给出了系统的结构框图及程序流程图。     

超小型数字解扩方案设计及性能分析

在简要介绍扩频解扩专用芯片STEL 2 0 0 0A性能基础上 ,着重讨论了小型数字解扩方案的设计、编程控制、电路实验和性能测试 ,对测试结果进行了分析研究 .结果表明 ,该方案具有可编程性强、体积小、便于数字信号处理的特点 .     

伪随机序列快速跳频频率合成器的研制

军用跳频通信系统为了提高抗干扰能力和达到高的通信性能,要求跳频频率合成器具有高的跳频速度、低的相位噪声和杂散电平,同时输出频率按照伪随机序列跳变.本文介绍了一种伪随机序列快速跳频频率合成器.本跳频频率合成器采用直接数字频率合成技术(DDS)和锁相频率合成技术(PLL)相混合的形式产生高精度、高稳定的频率输出.该频率合成器的输出频率按m序列快速跳变,输出信号带宽为:350～510MHz,相位噪声优于-90dBC/Hz/1KHz,杂散电平优于-60dB.该频率合成器能应用于军用跳频通信系统,改善通信系统的抗干扰能力.     

猝发式直扩系统伪码同步技术的FPGA实现

针对短时猝发式直扩系统中大频偏情况下伪码捕获和跟踪问题,该文提出了一种基于扫频、数字匹配滤波器和数字延迟锁定跟踪环的伪码同步方案,并基于FPGA平台进行硬件实现.试验结果表明该方案可以满足系统设计要求.     

直接序列扩频系统中的一种新PN码跟踪环

提出一种新颖的全数字PN码跟踪，该跟踪环采用符号判决电路和数字序贯滤波器取代经典的环路滤波器来提高衰落环境下的跟踪性能。通过将定时调整过程等效为一时间离散取值离散的齐次马尔可夫链，导出了瑞利衰落下该环路定时误差的稳态概率分布，并对该结果进行了计算机仿真验证，给出了定时误差稳态概率分布、平均失锁时间与定时误差标准偏差的数值结果及分析。     

一种宽带CDMA芯片的设计与实现

提出了一种宽带ＣＤＭＡ芯片的设计方案,该方案采用了并行数字相关技术,并用ＥＰＬＤ器件实现了该方案．实现芯片的伪码速率为６．４Ｍｃｈｉｐ／ｓ,信息速率为１Ｍｂｉｔ／ｓ,文中还给出了对该芯片的测试结果．