基于FPGA的IRIG-B(DC)码解码

IRIG-B(DC)时间码(简称B码)是国际通用时间格式码,广泛应用于各种系统的时间同步。本文给出了基于FPGA的IRIG-B(DC)标准时间码解码设计。详细介绍了IRIG-B码及其解码原理,以及采用FPGA实现解码的方法。     

基于FPGA的IRIG-B(DC)解码器的设计与实现

在通信系统中,采用IRIG-B(DC)码为通信系统提供统一的时间基准,可以使系统的各个单元对设备信息进行时间校正。对于各个设备单元,提出了采用FPGA芯片来设计IRIG-B(DC)时间码解码器,该解码器硬件电路由一片现场可编程门阵列(FPGA)芯片以及外围接口电路组成,其解码过程则通过VHDL语言编程实现。解码器从接收到的IRIG-B(DC)时间码中,提取时间信息和秒脉冲信号,用于调整本设备的时间。实验结果表明,采用FPGA设计解码器,具有体积小、工作性能稳定和方案实现灵活等特点。     

基于FPGA的IRIG-B(DC)码产生电路设计

提出了一种IRIG-B(DC)码产生电路的设计方法.采用Altera公司低功耗Cyclone FPGA系列中的EP1C6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件.为了设置和观察,使用8段数码管、拨码开关和按键来显示、修改和设置天、时、分、秒等时间信息.仿真和试验结果表明,该设计可以产生标准的IRIG-B(DC)码时间脉冲序列.     

基于FPGA的IRIG-B DC码解码器的设计

IRIG-B码是标准时间码格式之一,广泛的应用于靶场时间信息的传递和各系统的时间同步。文章介绍使用现场可编程门阵列(FPGA)来实现对IRIG-B DC码的解码,解算出CD码格式的天、时、分、秒信息。与传统的方法相比,具有精度高、体积小、功耗低、工作稳定的优点。     

基于FPGA的IRIG-B编码器实现

旨在设计一款基于FPGA的IRIG-B时间系统,该系统采用FPGA作为控制器,GPS引擎M12T作为标准时钟源,利用M12T输出的100 pps信号触发IRIG-B编码模块,完成DC码编码.在DC码的基础上,通过正弦查找表实现了IRIG-B交流码的数字调制,同时设计调制输出电路.采用VHDL语言进行全数字设计,所有功能都由硬逻辑实现,保证了B码信号边沿的准确;带预进位功能的计时链,保证了B码绝对时间精准.软件仿真和示波器观测以及现场运行表明,系统设计达到了预期目标,定时精确可靠.     

基于FPGA的IRIG—B（DC）码解码

在分析了IRIG-B（DC）码码型特点的基础上,提出了一种IRIG-B（DC）时间码解码的设计方法。该方法由少量外围电路与一片现场可编程门阵列（FPGA）芯片组成,来实现对IRIG-B（DC）码的解码、1PPS信号输出、实时时间显示以及串行异步通信。与传统的方法相比,该设计方案具有体积小、成本低、工作稳定等优点,完全能够替代传统的B码机箱的功能。     

IRIG-B时间码在同步相量测量装置（PMU）中的应用

IRIG-B时间码以其优越的性能成为时间统一系统的首选码型,被广泛应用于时间信息传输系统中。针对电力系统中同步相量测量装置（PMU）对同步时钟的需求,讨论了IRIG-B时间码在PMU的时钟同步中的应用。电力系统要求PMU的时钟同步误差不大于1μs,本文利用IRIG-B时间码数据全面、对时精度高、不需要人工预置等优点,设计了面向PMU的时钟同步系统,同时给出了其主、从时钟的设计框架,以及利用FPGA进行IRIG-B（DC）码编码、解码的方法。经验证,IRIG-B应用于PMU中可以提高其测量精度。     

IRIG-B码在时间同步系统中的应用

当前,越来越多的系统是由分布在不同位置的多个分系统组成的,实现各个分系统之间的时间同步成为一个重要的研究课题。为了实现两站的时间同步,采用了时间双向对比法,在时间双向对比法中,要实现两站的时间同步,两站之间必须进行信息的传递,采用IRIG-B码作为时间双向对比法中的时间传递码元,利用FPGA实现了IRIG-B码的编码与解码,可以发现利用FPGA实现的IRIG-B码比传统的利用单片机实现IRIG-B码具有更多的优点：占用的FPGA资源少,语言结构简单易用实现,并且得到的IRIG-B码精度高。     

基于FPGA的IRTG-B码编解码器的设计与实现

为提高整个系统时间的同步精度,以便为测量设备提供可靠的时间信息和标准频率信号,给出了一种基于FPGA的IRIG-B编解码器的设计与实现方法。新系统基于模块化设计,其中编码部分完成标准时间信息及相应的BCD码的产生,并在标准时间BCD码中加入帧开始标志位、位置识别标志和索引标志识别,从而将BCD格式的时间信息变成IRIG-B格式码,同时数据并串处理可通过FPGA的一个I/O端口发送串行数据。解码部分则完成串行IRIG-B格式码的接收并判断帧开始标志位和位置识别标志,再解出相应原始时间信息并存储到双端口的RAM中,最后以并行方式输出。     

基于FPGA的IRIG-B（DC）时码解码设计

IRIG—B（DC）码为普遍应用于航天测控领域的一种标准时间码,测控系统内的设备单元需要从IRIG—B（DC）码中解调出时间信息,传统的IRIG—B（DC）解码单元大多采用单片机来实现,结构复杂,易受干扰,文中提出了一种基于FPGA技术的IRIG-B（DC）解码设计方案及详细的设计方法,用MAX＋plusⅡ仿真软件对该解码设计进行仿真,并应用工程实例验证该设计的正确性。仿真及工程应用结果表明该设计能准确地从IRIG—B（DC）码中提取时间信息,该设计具有器件少、结构简单、设计灵活、解码精度高、可靠性高等特点。     

基于FPGA的IRIG-B DC码编码设计与应用

IRIG-B码授时是一种较为通用的时间同步方式,在一定条件下,IRIG-B码授时相对于GPS授时具有更高的可靠性和稳定性.文章提出了基于单片机和FPGA硬件平台的IRIG-B码时间同步方法,首先采用单片机对固定格式的消息进行一系列信息提取,再利用FPGA对信息进行转换后输出特定波形.文章方案得到的FPGA输出的波形与理...     

基于FPGA的高速Link接口收发器设计

在数字信号处理领域,采用DSP＋FPGA的联合方案是最流行的选择,而DSP与FPGA之间数据通信的速度则直接影响着信号处理的效率。因此,高速率、大数据带宽的数据实时通讯就成为了现代信号处理系统的关键。本文提出并实现了一种基于ADI TigerSHARC101 Link协议的高速通信收发器,能同时在时钟的上升沿和下降沿收发数据,实现FPGA与DSP、以及FPGA片间的无缝连接,经ISE布线验证,整个系统仅占用FPGA少量逻辑资源,最高工作频率超过270MHz,数据传输率可达4.32Gbps,使片间数据通信不再成为信号处理的瓶颈。具有很强的工程应用价值。     

基于北斗授时信息的B码转换设计

高精度时频设备要求输出精准的时间信息,B码是时频设备中一种被广泛采用的时间码。论文以FPGA为核心,设计了一种基于北斗授时信息的B码电路转换方法,授时信息来自中国自主的北斗卫星导航系统,保障了中国用户的信息安全,并采用FPGA技术来完成B码编码,保证了系统在时序上的可靠性。     

MPEG-4视频编码器象素压缩模块的VLSI结构设计

文章设计了一种基于MPEG-4的视频压缩编码器中象素压缩模块的VLSI结构。该设计采用分布算式结构——NEDA作为DCT变换的核心技术；应用基于LUT表结构使量化／反量化模块的设计简洁明了；同时对AC／DC预测模块还应用了新的存储策略，大大降低了FPGA中宝贵的存储空间。在满足处理速度和精度的要求下，利用了较少的晶体管数目和简洁的结构实现了象素压缩模块。     

基于FPGA直接序列扩频系统的设计

针对一般无线通信系统抗干扰、抗噪声以及抗多径性能力差的缺点,提出了一种基于FPGA的直接序列扩频系统设计。该设计采用63位的pn码作为扩频调制的码序列,在发送端,对信息码进行扩频调制;在接收端,对收到的扩频调制信号进行解扩,增强了系统的抗干扰性和可靠性。同时在Altera公司的Quartus II软件中,使用硬件描述语...     

基于FPGA的CMI编码系统设计

提出了一种基于FPGA并利用Verilog HDL实现的CMI编码设计方法.研究了CMI码型的编码特点,提出了利用Altera公司Cyclone Ⅱ系列EP2C5Q型号FPGA完成CMI编码功能的方案.在系统程序设计中,首先产生m序列,然后程序再对m序列进行CMI码型变换.在CMI码型变换过程中,采用专用寄存器对1码的...