5Gb/s 0.25μm CMOS限幅放大器

给出了一个90 0 MHz CMOS锁相环/频率综合器的设计,设计中采用了电流可变电荷泵及具有初始化电路的环路滤波器.电荷泵电流对温度与电源电压变化的影响不敏感,同时电流的大小可通过外部控制信号进行切换控制而改变.因此,锁相环的特性,诸如环路带宽等,也可通过电流的改变而改变.采用具有初始化电路的环路滤波器可提高锁相环的启动速度.另外采用了多模频率除法器以实现频率合成的功能.该电路采用0 .18μm、1.8V、1P6 M标准数字CMOS工艺实现.     

900MHz CMOS锁相环/频率综合器

给出了一个900MHz CMOS锁相环/频率综合器的设计,设计中采用了电流可变电荷泵及具有初始化电路的环路滤波器.电荷泵电流对温度与电源电压变化的影响不敏感,同时电流的大小可通过外部控制信号进行切换控制而改变.因此,锁相环的特性,诸如环路带宽等,也可通过电流的改变而改变.采用具有初始化电路的环路滤波器可提高锁相环的启动速度.另外采用了多模频率除法器以实现频率合成的功能.该电路采用0.18μm、1.8V、1P6M标准数字CMOS工艺实现.     

基于TMS320C25混合锁相环的设计与实现—验证于应答接收机试验电路

本文阐述了用数字环路滤波器设计、分析和模拟实验锁相环（PLL）。TMS320C25数字信号处理器（DSP）用来实现数字环路滤波器。要保持其兼用性,主要的设计目的是：在不改变任何东西的情况下,用数字环路滤波器替代深空应答接收机（DST）试验电路板环路滤波器的模拟锁相环。该替换最终形成了混合数字锁相环（HDPLL）。原先的模拟锁相环（APLL）和设计好的混合数字锁相环都是I型二阶系统。本文还提供和评估了混合锁相环和接收机的实时性能。     

基于DSP Builder的带宽自适应全数字锁相环的设计与实现

提出一种设计全数字锁相环的新方法,采用基于PI控制算法的环路滤波器,在分析模拟锁相环系统的数学模型的基础上,建立了带宽自适应全数字锁相环的数学模型。使用DSP Builder在Matlab/Simulink环境下搭建系统模型,并采用FPGA实现了硬件电路。软件仿真和硬件测试的结果证明了该设计的正确性和易实现性。该锁相环具有锁频速度快、频率跟踪范围宽的特点。同时,系统设计表明基于DSP Builder的设计方法可缩短设计周期,提高设计的灵活性。     

快速捕捉频率合成器

一、引言目前常用的频率合成器主要由传统的数字锁相环(简称数字锁相环)组成。这种环路由数字鉴频鉴相器(PFD)、可编程数字分频器(÷N)、环路滤波器(LF)和压控振荡器(VCO)组成。由于采用了数字鉴频鉴相器,环路的捕捉时间比普通的模拟锁相环大为提高。但是它的频率捕捉时间仍与起始频差△ω■及环路自然谐振频率ω_n 有关。据文献[1],此种环路的捕捉时间为     

应用于2Mb/s GMSK调制的CMOS低功耗全差分Sigma-Delta频率综合器

设计了应用于GMSK调制,工作在2.4GHz,CMOS全差分的∑-△频率综合器.调制器中采用预补偿的分数N锁相环.推导了Ⅱ型三阶锁相环的传输函数,并指出影响环路传输函数的重要参数.介绍了校准重要的环路参数的方法.锁相环设计中采用差分调节的LC压控振荡器和全差分的电荷泵.设计的电路利用0.18μm 1P6M CMOS工艺进行仿真.由于锁相环的组成模块中采用了低功耗设计,锁相环的功耗仅为11mW左右,调制器的数据率达到2Mb/s.     

应用于2Mb/s GMSK调制的CMOS低功耗全差分Sigma-Delta频率综合器

设计了应用于GMSK调制,工作在2.4GHz,CMOS全差分的∑-△频率综合器.调制器中采用预补偿的分数N锁相环.推导了Ⅱ型三阶锁相环的传输函数,并指出影响环路传输函数的重要参数.介绍了校准重要的环路参数的方法.锁相环设计中采用差分调节的LC压控振荡器和全差分的电荷泵.设计的电路利用0.18μm 1P6M CMOS工艺进行仿真.由于锁相环的组成模块中采用了低功耗设计,锁相环的功耗仅为11mW左右,调制器的数据率达到2Mb/s.     

基于DSP的高动态锁相环的实现

文中介绍了常见锁相环的基本结构,分析了相位检测器、环路滤波器和压控振荡器的执行情况。PLL环路滤波器的系统函数表明,环路滤波器的性能基本上决定了锁相环的质量。侧重于环路滤波器的设计,结合锁相在高动态GPS接收机环路中的应用,提出了在高动态环境中,一种两相锁频环辅助三相锁相环数字滤波器的细节。模拟结果表明,该锁相环的性能比普通PLL已大大改善,并完全符合高动态信号跟踪的要求。     

基于双边沿触发计数器的低功耗全数字锁相环的设计

提出了一种低功耗、快速锁定全数字锁相环的设计方法。该文从消除因时钟信号冗余跳变而产生的无效功耗的要求出发,阐述了双边沿触发计数器的设计思想,提出了用双边沿触发计数器替代传统数字序列滤波器中的单边沿触发计数器的锁相环设计方案,以从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面降低系统的功耗;同时在环路中采用自动变模控制技术,以加快环路的锁定速度,减少相位抖动。最后采用EDA技术进行了该全数字锁相环的设计与实现,理论分析和实验结果表明其低功耗性、快速锁定性均有明显改善。     

数字锁相环在位同步中的应用与实现

给出了一种适用于数字接收机的位同步数字锁相环算法.首先分析了数字锁相环的各个组成部分,详细推导了数字锁相环路中环路滤波器参数、鉴相增益等各个参数的计算公式;然后利用 Matlab分别仿真了环路对输入信号相位和频率阶跃的响应,对仿真结果进行了分析.仿真结果表明,采用数字锁相环的位同步电路对输入信号的相位和频率阶跃具有较好的跟踪性能.最后说明了在环路设计中应该注意的几个问题.     

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、摔制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。     

An estimator-predictor approach to PLL loop filter design

The design of digital phase locked loops (DPLL) using estimation theory concepts in the selection of a loop filter is presented. The key concept, that the DPLL closed-loop transfer function is decomposed into an estimator and a predictor, is discussed. The estimator provides recursive estimates of phase, frequency, and higher-order derivatives, and the predictor compensates for the transport lag inherent in the loop     

基于FPGA的数字锁相环实现与性能分析

在数字通信系统中,对传输数据的位同步信号提取非常重要.在基于FPGA的数字系统中,通常是设计一个数字锁相环(DPLL)来解决这些问题.文章设计一种新的利用bang-bang鉴相器实现的DPLL,bang-bang鉴相器能直接从接收数据流中提取位时钟信号,且在减少抖动、侪频、时钟恢复和数据同步有很好的优越性.分析了,整个数字锁相环在无高斯白噪声环境下的性能,最后给出了整个锁相环的波形仿真.     

新型频率辅助高精度数字锁相环的设计与实现

针对某深空USB（统一S频段）测控系统的高精度侧音测距需要,提出了一种基于频率测量和二次混频的高精度数字锁相环实现方案。其由高精度测频、数字混频、滤波抽取、二阶数字锁相环等模块组成。采用VHDL可编程语言,基于可编程逻辑器件XC4VLX100平台,实现了所提出的方案。实验室环境下,测得实际环路等效噪声带宽达到30Hz,输入载噪比为25dB·Hz时环路工作稳定。测试结果表明,该高精度数字锁相环达到了系统设计要求,满足了相关参数指标。     

一种基于PD模糊控制的新型载波恢复锁相环设计

针对数字锁相环中环路的锁定时间和锁定范围这一对相互制约的因素,改进了传统的Hilbert变换鉴相器,融合模糊逻辑的非线性推理和微分控制算法,优化环路滤波器参数,充分发挥微分控制的"预测"作用。仿真结果表明,在符号率100kbps,信噪比25dB的AWGN信道条件下,分别计算二、三、四阶环路滤波参数,采用本算法设计的数字锁相环,分别比传统固定带宽条件下锁定时间小8.7、9、8.3倍,锁定范围扩大5.3、5、5.9倍。使用SMIC0.18μm工艺进行综合,并且嵌入到QAM解调芯片中进行流片,测试结果表明,本芯片可清晰接收数字电视节目,锁定时间缩短6倍以上。     

一种基于FPGA的数字下变频算法研究

在宽带中频软件无线电系统中，数字下变频(DDC)是其核心技术之一。介绍了数字下变频的原理，给出了一种基于FPGA的数字下变频算法，讨论了DDC算法中的关键部分数字锁相环(DPLL)、数字滤波器(DF)和数控振荡器(NCO)的实现，并且比较了这种算法与其他实现方法的优缺点。最后对该算法进行了仿真验证。     

A high lock-in speed digital phase-locked loop

A digital phase-locked loop (DPLL) consisting of a modified 9-gate phase detector, a frequency multiplier, and a loop filter is described. All the components are implemented in digital hardware. The Z-transform is employed to deduce the system function, and some simple properties of the DPLL are inferred by examining the mathematical model. The advantages of the proposed DPLL are: high lock-in speed, no steady-state frequency tracking error even for period ramp input signals; and ease of integration into a single chip. The use of the DPLL to realize the pitch synchronous analysis of voiced speech is reported     

Simulation of a discrete PLL with variable parameters

The discrete phase lock loop (DPLL) proposed by G. S. Gill and S. C. Gupta [1] is simulated with a programmable calculator (TI-58). Many interesting properties of its behavior are easily shown such as the pulling-up time, the effects of varying the coefficients of the filter, and the effect of phase and frequency steps on the output. If the constant K1of the filter is initially made high, and its value decreases with time, it is possible to obtain a DPLL with large pull-in range and which is very insensitive to input noise.     

音频MFSK数字解调算法设计及DSP实现

针对音频多进制数字频率调制MFSK信号的特点,设计了一种适用于全数字接收机的非相干数字解调算法。算法主要包括数字滤波、数字变频、求瞬时相位、求瞬时频率、中值滤波、抽取和定时恢复环路几部分。重点介绍MFSK多电平基带的码元定时恢复环路的设计方法,对解调中要注意的几个问题进行了强调说明。在对解调性能进行仿真的基础上,在DSP硬件平台上进行了物理实现验证。