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一种大电压输出摆幅低电流失配电荷泵的设计 总被引:1,自引:0,他引:1
在分析了基本锁相环电荷泵工作机制的基础上,提出一种新型的电荷泵结构,该电荷泵在非常宽的电压范围内具有很低的电流失配,解决了传统电荷泵结构所具有的电荷注入、时钟馈通和电荷共享等问题,并且非常容易实现电荷泵充放电电流的数字控制.基于SMIC 0.18 μm CMOSRF工艺库设计的实际电路,使用Cadence工具仿真结果表明,在电源电压2.0 V时,输出电压为0.3~1.63 V,充放电电流最大失配率小于0.1%,电流绝对值偏移率小于0.6%,说明这种新型电荷泵结构具有良好的性能. 相似文献
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设计了一种宽调节范围自适应带宽的低抖动锁相环倍频器(PLL)。通过采用自偏置技术,使得电荷泵电流和运算放大器的输出阻抗随工作频率成比例变化,从而使阻尼因子保持固定、环路带宽跟随输入参考频率自动调整,以及PLL在整个输出频率范围内保持最佳的抖动性能。电路采用SMIC 0.18 μm CMOS工艺进行设计,后仿真验证表明,该PLL电路能够在0.35~2.1 GHz的输出频率范围内输出良好的低抖动信号,输出频率为2.1 GHz时,均方根抖动为2.47 ps。 相似文献
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基于0.13 μm CMOS工艺,实现了一种适用于超宽带EOC-Tuner频率合成器的低功耗可编程电荷泵。通过延迟调节单元基本消除了电荷泵控制信号的延迟失配,采用辅助管降低电荷共享的影响,采用误差放大器实现电流精确匹配。后仿结果表明,电荷泵的标准电流为10~160 μA,电流变化步长为10 μA;当输出电流为160 μA时,电流失配低于0.6%,基本消除了电流失配;在0.3~1.2 V输出电压范围内,电流波动为6.4%,避免了沟道长度调制效应的不良影响;延迟失配和电荷共享导致的电流过冲低于20%;当锁相环环路锁定且电源电压为1.5 V时,电荷泵和鉴频鉴相器仅消耗电流197 μA。流片测试结果表明,锁相环输出信号频率为675 MHz时,电荷泵产生的参考杂散约为-64.81 dBc。 相似文献
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用SMIC0.18μmCMOS工艺设计了一种改进型电荷泵电路。该电路基本思想是使用电流参考支路和运放来实现充放电电流的高度匹配,改进则基于重复利用运放的考虑。传统结构为了消除电荷共享效应需要一个单位增益运放,而这一设计省去这个运放,简化了设计,同时也能够达到充放电电流的良好匹配。芯片测试结果显示,输出电压在0.4~1.4V的范围内,电荷泵充放电电流约为1.1mA,失配小于2%。 相似文献
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多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μm COMS工艺进行了流片验证,芯片面积约为0.03 mm 2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW–312μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93%). 相似文献
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介绍了一种10 GHz低杂散、低抖动锁相环电路。利用改进的压控振荡器和具有较小延迟复位时间动态鉴频鉴相器有效降低锁相环相位噪声,同时讨论了高频分频器噪声以及电荷泵电流失配的优化方法。电路采用中芯国际0.13µm 1.2V射频CMOS工艺实现。测量结果表明,锁相环RMS抖动为757 fs (1KHz到10MHz); 在10 kHz、1 MHz频偏处的相位噪声分别为-89与-118.1dBc/Hz;参考频率杂散低于-77dBc。芯片面积0.32 mm2,功耗30.6mW。 相似文献
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锁相环电荷泵稳定性研究 总被引:1,自引:0,他引:1
建立了锁相环中电荷泵模型,对比无补偿和Cr补偿下电路的稳定裕度,提出了一种新的改善电荷泵稳定性的RcCc补偿方法,应用这种方法设计了一款高摆幅、低电流失配的电荷泵.电路采用HJTC 0.18 μm CMOS工艺实现,应用于3.5 GHz的锁相环频率综合器,电源电压1.8 V,输出电流100μ,输出电压0.4~1.4 V时,后仿的电流失配在1%以下,相位裕度达74°,版图面积130μm×80μm. 相似文献
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基于SMIC的0.25μm工艺设计了一种输出频率范围为0.32~1.6GHz的电荷泵锁相环频率合成器电路.该电路采用了一种快速鉴频鉴相器和含有双交叉耦合结构的环形振荡器,同时根据电荷泵泵电流匹配的原则改进了电荷泵电路.HSIM仿真显示,锁相环频率合成器的锁定时间为1.3μz,功耗为28mW,锁定范围为5~20MHz,最大周对周抖动仅为50ps(0.8GHz). 相似文献