一种大电压输出摆幅低电流失配电荷泵的设计

在分析了基本锁相环电荷泵工作机制的基础上,提出一种新型的电荷泵结构,该电荷泵在非常宽的电压范围内具有很低的电流失配,解决了传统电荷泵结构所具有的电荷注入、时钟馈通和电荷共享等问题,并且非常容易实现电荷泵充放电电流的数字控制.基于SMIC 0.18 μm CMOSRF工艺库设计的实际电路,使用Cadence工具仿真结果表明,在电源电压2.0 V时,输出电压为0.3～1.63 V,充放电电流最大失配率小于0.1%,电流绝对值偏移率小于0.6%,说明这种新型电荷泵结构具有良好的性能.     

一种自适应可重构宽带低抖动锁相环时钟

为满足不同速率的串行收发数据采样需求,基于可重构电荷泵阵列设计了一种低抖动宽带锁相环时钟。根据锁相环倍频系数,自适应匹配电荷泵阵列输出电流,实现了较宽频率变换的低抖动输出时钟。锁相环时钟采用40 nm CMOS工艺设计,面积为367.227*569.344μm²。测试结果表明,锁相环调谐范围为1～4 GHz,输出时钟均方根抖动为3.01 ps@1.25 GHz和3.98 ps@4 GHz,峰峰值抖动小于0.1UI。     

一种宽频带低抖动锁相环

详细分析了自偏置锁相环(PLL)的工作原理,采用一种新颖的折叠式电荷泵(CP)结构,包含一个宽摆幅电流镜,实现了更好的电流匹配,降低了PLL的系统抖动。该PLL采用130 nm CMOS工艺进行制造。VCO的调频范围为0.43~1.54 GHz。在1.25 GHz工作频率下,频偏1 MHz处,PLL的相位噪声为-89.6 dBc/Hz,均值抖动为3.03 ps,峰峰值抖动为18.16 ps,芯片面积仅为0.34 mm²。     

一种自适应带宽低抖动PLL设计

设计了一种宽调节范围自适应带宽的低抖动锁相环倍频器(PLL)。通过采用自偏置技术,使得电荷泵电流和运算放大器的输出阻抗随工作频率成比例变化,从而使阻尼因子保持固定、环路带宽跟随输入参考频率自动调整,以及PLL在整个输出频率范围内保持最佳的抖动性能。电路采用SMIC 0.18 μm CMOS工艺进行设计,后仿真验证表明,该PLL电路能够在0.35~2.1 GHz的输出频率范围内输出良好的低抖动信号,输出频率为2.1 GHz时,均方根抖动为2.47 ps。     

锁相环频率合成器中的电荷泵设计

用TSMC 0.18μm CMOS工艺设计了一种电荷泵电路。传统的电荷泵电路中充放电电流有较大的电流失配,文章采用与电源无关的基准电流源电路,运用运算放大器和自偏置高摆幅共源共栅电流镜电路实现了充放电电流的高度匹配。仿真结果表明:电源电压1.8V时,电荷泵电流为0.5mA;在0.3V～1.6V输出电压范围内电流失配小于1μA,功耗为6.8mW。     

3 GHz低杂散锁相环中的低失配电荷泵

基于SMIC 40 nm CMOS工艺,提出了一种改进型电荷泵电路。在传统电荷泵锁相环中,电荷泵存在较大的电流失配,导致锁相环产生参考杂散,使锁相环输出噪声性能恶化。设计的电荷泵电路在电流源处引入反馈,降低了电流失配。仿真结果表明,在供电电压为1.1 V,电荷泵充放电电流为0.1 mA,输出电压在0.3~0.7 V范围变化时,电荷泵的电流失配率小于0.83 %,锁相环的输出参考杂散为-65.5 dBc。     

一种低功耗低电流失配可编程电荷泵

基于0.13 μm CMOS工艺,实现了一种适用于超宽带EOC-Tuner频率合成器的低功耗可编程电荷泵。通过延迟调节单元基本消除了电荷泵控制信号的延迟失配,采用辅助管降低电荷共享的影响,采用误差放大器实现电流精确匹配。后仿结果表明,电荷泵的标准电流为10~160 μA,电流变化步长为10 μA;当输出电流为160 μA时,电流失配低于0.6%,基本消除了电流失配;在0.3~1.2 V输出电压范围内,电流波动为6.4%,避免了沟道长度调制效应的不良影响;延迟失配和电荷共享导致的电流过冲低于20%;当锁相环环路锁定且电源电压为1.5 V时,电荷泵和鉴频鉴相器仅消耗电流197 μA。流片测试结果表明,锁相环输出信号频率为675 MHz时,电荷泵产生的参考杂散约为－64.81 dBc。     

一种基于自偏置技术的低功耗锁相环设计

采用TSMC 0.13 μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环(PLL)芯片电路。仿真结果表明,该PLL电路工作频率范围为200~800 MHz,在480 MHz输出频率的相位噪声为-108 dBc@1 MHz,1.2 V电源供电下消耗功耗2 mW。芯片核心电路面积仅为0.15 mm²,非常适合应用于系统集成。     

锁相环中电荷泵的分析与设计

用SMIC0.18μmCMOS工艺设计了一种改进型电荷泵电路。该电路基本思想是使用电流参考支路和运放来实现充放电电流的高度匹配,改进则基于重复利用运放的考虑。传统结构为了消除电荷共享效应需要一个单位增益运放,而这一设计省去这个运放,简化了设计,同时也能够达到充放电电流的良好匹配。芯片测试结果显示,输出电压在0.4～1.4V的范围内,电荷泵充放电电流约为1.1mA,失配小于2%。     

一种用于PLL的新型电荷泵结构

本文设计了一种适用于PLL的新型电荷泵电路,将MOS开关置于源极,抑制电荷共享和电荷注入,并且采用可调节共源共栅结构增大输出阻抗,用于抑制电流失配。同时该电路具有结构简单、功耗低、充放电速度快等特点。采用Charter 0．35μm CMOS工艺模型,Mentor Graphics公司的Eldo进行仿真,在电荷泵输出电压范围为0．5～2．8V内,充放电电流匹配良好。     

一种低功耗倍频延迟锁相环设计

多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μm COMS工艺进行了流片验证,芯片面积约为0.03 mm 2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW–312μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93%).     

一种用于低功耗锁相环的CMOS电荷泵结构

提出一种0.5μm CMOS工艺实现的基于传统结构改进的电荷泵。该结构采用威尔逊电流源提供偏置电流,引入共源共栅结构提高输出阻抗,以此来抑制电流失配。该电路具有结构简单、功耗小、速度快的特点。仿真结果表明,系统功耗小于1.5 mW,锁定时间为8μs,满足快速锁定、低功耗的要求。     

低杂散锁相环中的电荷泵设计

用TSMC 0.18μm CMOS工艺设计并实现了一种电荷泵电路.传统的电荷泵电路中充放电电流有较大的电流失配,电流失配导致相位偏差,从而引起杂散并降低了锁相环的锁定范围.文中采用与电源无关的基准电流源电路,运用运算放大器和自偏置高摆幅共源共栅电流镜电路实现了充放电电流的高度匹配,从而降低了杂散.测试结果表明:电源电压1.8V时,电荷泵电流为0.475mA,在0.3～1.6V输出电压范围内电流失配小于10mA,功耗为6.8mW.     

基于模糊逻辑控制的自适应锁相环设计

针对某型雷达在航天器频率的跟踪测量过程中,由于目标动态变化影响较大,存在跟踪稳定性较差、测量精度偏低的问题,提出了对雷达锁相跟踪环路采用模糊逻辑控制的自适应变带宽设计。该方法主要是通过引入模糊逻辑控制器,利用输入值适配控制规则,为每个控制规则确定其适配程度,并且采过加权计算合并规则的输出,控制环路滤波器的系数,从而自动调整环路带宽,达到增强雷达设备频率跟踪稳定性和提高测量精度的目的。仿真结果表明,模糊逻辑控制自适应变带宽锁相环跟踪目标的稳定性和测量精度都优于传统锁相环。     

一种低抖动电荷泵锁相环频率合成器

设计一种低抖动电荷泵锁相环频率合成器,输出频率为400 MHz~1 GHz。电路采用电流型电荷泵自举结构消除电荷共享效应,同时实现可编程多种输出电流值。通过具体的频率范围来选择使用的VCO,获得更小的锁相环相位抖动。电路采用0.13μm 1.2 V CMOS工艺,芯片面积为0.6 mm×0.5 mm。Hsim后仿真结果显示当输出频率为1 GHz时,锁相环频率合成器的锁定时间为4.5μs,功耗为19.6 mW,最大周对周抖动为11 ps。     

一种CMOS电荷泵电路的设计

本文采用SMIC 0.18m CMOS工艺分析设计了一种CMOS电荷泵电路,电路采用PMOS与NMOS构成的互补CMOS开关,有效地减小了电流失配、电荷泄漏、开关效应等电荷泵的非理想效应。仿真结果现实,在1.8V电源电压条件下,输出电压线性度良好,电荷泵电路的静态功耗仅为1.44m W;电荷泵上拉和下拉电流变化较小,电流失配率约为1.3%。     

一种10GHz 0.13µm CMOS 低杂散低抖动锁相环

介绍了一种10 GHz低杂散、低抖动锁相环电路。利用改进的压控振荡器和具有较小延迟复位时间动态鉴频鉴相器有效降低锁相环相位噪声,同时讨论了高频分频器噪声以及电荷泵电流失配的优化方法。电路采用中芯国际0.13µm 1.2V射频CMOS工艺实现。测量结果表明,锁相环RMS抖动为757 fs (1KHz到10MHz); 在10 kHz、1 MHz频偏处的相位噪声分别为-89与-118.1dBc/Hz;参考频率杂散低于-77dBc。芯片面积0.32 mm2,功耗30.6mW。     

锁相环电荷泵稳定性研究

建立了锁相环中电荷泵模型,对比无补偿和Cr补偿下电路的稳定裕度,提出了一种新的改善电荷泵稳定性的RcCc补偿方法,应用这种方法设计了一款高摆幅、低电流失配的电荷泵.电路采用HJTC 0.18 μm CMOS工艺实现,应用于3.5 GHz的锁相环频率综合器,电源电压1.8 V,输出电流100μ,输出电压0.4～1.4 V时,后仿的电流失配在1%以下,相位裕度达74°,版图面积130μm×80μm.     

一种具有快速锁定特性的自适应锁相环设计

基于传统电荷泵锁相环(CP-PLL)系统结构设计了一个具有快速锁定特性,环路带宽自适应调节的锁相环。对其中的电荷泵(CP)、低通滤波器(LPF)和环形振荡器(VCO)子模块电路采用了新颖的设计,用UMC 0.18μMix-mode CMOS工艺实现了电路,仿真结果表明系统有较高的性能,适用于USB2.0等高速串行数据传输系统。     

一种电荷泵锁相环频率合成器的设计

基于SMIC的0.25μm工艺设计了一种输出频率范围为0.32～1.6GHz的电荷泵锁相环频率合成器电路.该电路采用了一种快速鉴频鉴相器和含有双交叉耦合结构的环形振荡器,同时根据电荷泵泵电流匹配的原则改进了电荷泵电路.HSIM仿真显示,锁相环频率合成器的锁定时间为1.3μz,功耗为28mW,锁定范围为5～20MHz,最大周对周抖动仅为50ps(0.8GHz).