一种基于扰动的SAR ADC数字校准算法

为了减少分段式电容阵列ADC中分段电容引起的电容失配效应对转换精度的影响,采用最小均方根(LMS)迭代方法,实现了一种基于扰动的逐次逼近型(SAR)ADC数字前台校准算法。对同一个模拟输入信号先后加入作为扰动的模拟失调电压+Δd和-Δd,依次进行量化。使用LMS对两次量化结果进行加权迭代,得到最佳权重,实现了对ADC的校准。针对电容失配效应、寄生电容效应的影响,搭建了14位SAR ADC数模混合仿真验证系统。仿真结果表明,该校准算法将系统的无杂散动态范围(SFDR)从62.6 dB提升到87.7 dB。     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

基于亚稳态检测的SAR ADC电容失配校准算法

随着工艺进程的不断推进,逐次逼近型模数转换器(SAR ADC)的电容失配对整体电路的速度和精度影响越来越大。针对SAR ADC中电容失配的问题,提出一种基于亚稳态检测的SAR ADC电容失配校准算法,在不增加模拟电路时序复杂度的情况下,有效地解决了电容失配导致的SAR ADC精度不足问题。将该算法运用于12 bit 150 MS/s SAR ADC中,模拟结果表明,有效位数(Enob)可以达到11.93 bit,无杂散动态范围(SFDR)达到92.66 dB。     

一种应用于高精度SAR ADC校准的剪枝神经网络算法

介绍了一种基于剪枝神经网络的后台校准算法,能够对高精度单通道SAR ADC的电容失配、偏移、增益等多个非理想因素同时进行校准,有效提高SAR ADC的精度。本算法不仅可以达到全连接神经网络校准效果,而且同时对贡献小的权重进行剔除,降低了校准电路的资源消耗,加快了神经网络校准算法速度。仿真结果表明,信号频率接近奈奎斯特频率的情况下,对16 bit 5 MS/s的 SAR ADC进行校准,校准后ADC的有效位数从7.4 bit提高到15.6 bit,无杂散动态范围从46.8 dB提高到126.2 dB。     

基于数字自校准的14位SAR ADC的设计

为了降低电容型模数转换器（ADC）中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型（SAR）ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 m W,有效位数为13.45 bit,信噪失真比（SNDR）为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。     

基于分段电容阵列的改进型逐次逼近型ADC

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。     

一种用于16位流水线ADC的多比特子DAC电容失配校准方法

多比特子DAC的电容失配误差在流水线AIX:输出中引入非线性误差,不仅严重降低AEK、转换精腰.而且通常的校准技术无法对非线性误差进行校准.针对这种情况,本文提出了一种用于16位流水线ADC的多比特子DAC电容失配校准方法.该设计误差提取方案在流片后测试得到电容失配误差.进而计算不同输入情况下电容失配导致的MDAC输出误差,根据后级的误差补偿电路将误差转换为卡乏准码并存储在芯片中,对电容失配导致的流水级输出误差进行校准.仿真结果表明.卡《准后信噪失真比SINAD为93.34 dB.无杂散动态范围SFDR为117.86 dB,有效精度EN()B从12.63 bit提高到15.26 bit.     

一种可校正的12位C2C电容阵列混合结构SAR ADC

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC),其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题,又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外,将高位终端电容和低2~6位量化电容拆分成相等的两个电容,引入冗余量,使得该ADC的电容权重可以被校准,降低了电容失配以及寄生电容的影响。最后,为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题,采用高6位DAC采样的方式,并在高6位DAC中引入单位电容大小的终端电容,弥补了参考电压区间不完整的缺陷。仿真结果显示,在1.5 V电压下,该ADC总体功耗仅为111.84 μW,ENOB为12.49位,SFDR为91.46 dB,SNDR为76.97 dB。     

一种用于14 bit SAR ADC的DAC设计

本文设计了用于14bit逐次逼近型模数转换器（SAR ADC）的DAC电路。针对该DAC,介绍一种全差分分段电容阵列结构以缩小DAC的版图面积;高二位权电容采用热码控制,用以改善高位电容在转换时跳变的尖峰以及DAC的单调性;对电容阵列采用数字校准技术,减小电容阵列存在的失配,以提高SAR ADC精度。校准前,SAR ADC的INL达到10LSB,DNL达到4LSB;与校准前相比,校准后,INL〈0.5LSB,DNL〈0.6LSB。仿真结果表明,本DAC设计极大改善SAR ADC的性能,已达到设计要求。     

基于16位SAR模数转换器的误差校准方法

为了实现较高精度(16位及更高)的逐次逼近(SAR)ADC,提出了一种误差自动校准技术。考虑到芯片面积、功耗和精度的折中,采用了电荷再分配分段电容DAC结构,并采用准差分输入方式提高ADC的信噪比。为了消除电容失配引入的误差,提出了一种误差自动校准算法,利用误差校准DAC阵列对电容失配误差进行量化并存储在RAM中,在AD转换过程中实现误差消除。     

13 bit 50 MS/s CMOS流水线ADC的设计

介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50 MS/s流水线ADC的设计.该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差.电路采用UMC 0.18μm混合工艺,1.8 V电源电压.通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准.仿真结果表明,在50 MHz采样率、5 MHz输入信号下,通过校准算法SFDR由44.1 dB提升至102.2 dB,SNDR由40.9 dB提升至79.9 dB,ENOB由6.5 bit提升至12.98 bit.     

一种基于统计的流水线ADC数字后台校准方法

高精度流水线ADC的设计需要校准技术来提高其转换精度.基于统计的数字后台校准方法无需校准信号,直接通过对输出的统计得到误差值的大小,将其从数字输出中移除从而消除了ADC输出非线性.将该校准方法应用于14bit流水线ADC中,仿真结果表明校准后信噪失真比SNR为76.9dB,无杂散动态范围SFDR为73.9dB,有效精度ENOB从9bit提高到12.5bit.     

一种对失调和电容失配误差进行补偿的流水线ADC子级电路

设计一种用于高速高精度流水线ADC的流水线ADC子级电路,采用伪随机序列控制子ADC电路中比较器阵列的参考比较电压。比较器的高低位被随机分配,消除某个比较器的固有失调对子ADC量化的影响,温度计码的伪随机性可以消除MDAC电容的失配误差对余量输出的影响。电路采用0.18μm 1P5M 1.8V CMOS工艺,运用于12位250MSPS流水线ADC电路中,实际测得流水线ADC电路的SNR为69.92dB,SFDR为81.17dB。     

一种前后台结合的SAR ADC的校准算法

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准后ADC的ENOB平均值从10.59 bit提高到13.79 bit。SFDR平均值从71.33 dB提高到112.93 dB,DNL最大值的平均值从1.88 LSB提高到0.97 LSB。INL最大值的平均值从8.01 LSB提高到0.88 LSB。     

一种低功耗16 bit逐次逼近型ADC的设计

设计了一种低功耗的16 bit 1 MSa/s逐次逼近型（SAR）模数转换器（ADC）。低功耗设计来源于电容阵列,其由3段子电容阵列构成,之间的桥接电容通过冗余电容和权重电容整数化。在电容阵列的切换过程中,通过将电容分裂来引入额外的参考电压。通过对量化噪声和热噪声的计算,可以精确地得出所需的电容数量为225个单位,相比于传统的电容阵列形式,可以节省99.93%的面积和99.5%的功耗。电路中使用一个2级预放大,并添加了具有自校零功能的动态锁存比较器,确保了高精度分辨率。在UMC 55 nm工艺下仿真,对512点的FFT仿真结果显示,ADC的整体信噪比（SNR）能够达到85.98 dB,有效位数（ENOB）能够达到13.884 1 bit,在电源电压为2.5 V的情况下,平均功耗为5.05 mW。     

二阶误差反馈型失配误差整形16位500 kS/s SAR ADC

为了解决高精度逐次逼近型模数转换器(SAR ADC)中电容失配对精度的影响,设计了一种二阶误差反馈型失配误差整形(EFMES)16位精度、500 kS/s采样率、3.3 V工作电压的SAR ADC。采用二阶EFMES结构和动态元件匹配技术,降低了电容失配对ADC精度的影响。该EFMES SAR ADC采用SMIC 0.18 μm CMOS工艺设计。在输入信号幅度为2.6 V、采样率为500 kS/s时,该ADC的功耗为8.382 mW,SNDR为93.67 dB,ENOB为15.27位,基于SNDR的FoM为168.4 dB。     

一种具有纹波消除技术的10 bit SAR ADC

逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC。通过增加纹波至比较器输入端的额外路径,将参考纹波满摆幅输入至比较器中;同时设计了消除数模转换器(DAC)模块,对参考纹波进行采样和输入,通过反转纹波噪声的极性,消除参考纹波对ADC输出的影响。该设计将信噪比(SNR)提高到56.75 dB,将有效位数(ENOB)提升到9.14 bit,将积分非线性(INL)从-1～5 LSB降低到-0.2～0.3 LSB,将微分非线性(DNL)从-3～4 LSB降低到-0.5～0.5 LSB。     

一种差分结构SAR ADC的数字校准算法

介绍了一种适用于差分结构逐次逼近型模数转换器（SAR ADC）的数字校准算法,并在MATLAB平台上搭建了16位SAR ADC的行为级模型对其进行验证。设计的主DAC采用两段式加差分结构电容阵列,从而大幅度缩小了电路面积。在自校准算法的基础上,提出了一种高精度校准DAC的设计方法,此方法可以量化出极小的误差电压,并具备差分结构的校准功能。经电路验证,校准DAC的量程能达到-6.97mV～6.97mV,精度能达到27.4uV,最终的测试结果表明,ADC的有效位可达到14.92位。     

一种具有1～128倍可变增益放大器的低功耗Sigma-Delta ADC

为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma-Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma-Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明：该Sigma-Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3～5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。     

一种二进制缩放重组电容加权SAR ADC

基于TSMC 180 nm CMOS工艺,设计了一款12位100 KS/s低功耗逐次逼近型模数转换器(SAR ADC).为克服高精度下比较器失调与参考电压抖动对SAR ADC性能的影响,采用二进制缩放重组的方法实现电容加权,提高了SAR ADC的性能.与传统冗余校准技术相比,在未增加额外的冗余电容的情况下实现了校准的功能,并且保证了输入信号的摆幅.另外,采用低功耗开关切换方式、动态比较器和动态SAR逻辑有效降低了功耗.仿真结果表明,在0.7 V电源电压下,采样率为100 KS/s时,SAR ADC的有效位数为11.79 bit,功耗只有0.95μW,FOM值仅2.68 fJ/conv.