离子注入氮化薄SiO2栅介质的特性

研究了通过多晶硅栅洲入氮离子氮化10nm薄栅SiO2的特性,实验证明氮化后的薄SiO2栅具有明显的抗硼穿透能力,它在FN应力下的氧化物陷阱电荷产生速率和正向FN应力下的慢态产生速率比常规栅介均有显下降,氮化栅介质的击穿电荷（Qbd)比常规栅介质提高了20％,栅介质性能的可能原因是由于离子注入工艺在栅SiO2中引进的N^ 离子形成了更稳定的键所致。     

氮注入多晶硅栅对超薄SiO2栅介质性能的影响

p+多晶硅栅中的硼在SiO2栅介质中的扩散会引起栅介质可靠性退化,在多晶硅栅内注入N+的工艺可抑制硼扩散.制备出栅介质厚度为4.6nm的p+栅MOS电容,通过SIMS测试分析和I-V、C-V特性及电应力下击穿特性的测试,观察了多晶硅栅中注N+工艺对栅介质性能的影响.实验结果表明:在多晶硅栅中注入氮可以有效抑制硼扩散,降低了低场漏电和平带电压的漂移,改善了栅介质的击穿性能,但同时使多晶硅耗尽效应增强、方块电阻增大,需要折衷优化设计.     

氮注入多晶硅栅对超薄SiO_2栅介质性能的影响

p+ 多晶硅栅中的硼在 Si O2 栅介质中的扩散会引起栅介质可靠性退化 ,在多晶硅栅内注入 N+ 的工艺可抑制硼扩散 .制备出栅介质厚度为 4 .6 nm的 p+栅 MOS电容 ,通过 SIMS测试分析和 I- V、C- V特性及电应力下击穿特性的测试 ,观察了多晶硅栅中注 N+工艺对栅介质性能的影响 .实验结果表明 :在多晶硅栅中注入氮可以有效抑制硼扩散 ,降低了低场漏电和平带电压的漂移 ,改善了栅介质的击穿性能 ,但同时使多晶硅耗尽效应增强、方块电阻增大 ,需要折衷优化设计 .     

多晶硅后热退火引起SiO2栅介质可靠性下降的原因分析及其抑制方法

实验研究表明,多晶硅后的高温退火明显引起热SiO2栅介质击穿电荷降低和FN应力下电子陷阱产生速率增加．采用N2O氮化则可完全消除这些退化效应,而且氮化栅介质性能随着退火时间增加反而提高．分析认为,高温退火促使多晶硅内H扩散到SiO2内同Si—O应力键反应形成Si—H是多晶硅后SiO2栅介质可靠性退化的主要原因;氮化抑制退化效应是由于N“缝合”了SiO2体内的Si—O应力键缺陷．     

离子注入氮化薄SiO2栅介质的特性

研究了通过多晶硅栅注入氮离子氮化10nm薄栅SiO2的特性.实验证明氮化后的薄SiO2栅具有明显的抗硼穿透能力,它在FN应力下的氧化物陷阱电荷产生速率和正向FN应力下的慢态产生速率比常规栅介质均有显著下降,氮化栅介质的击穿电荷(Qbd)比常规栅介质提高了20%.栅介质性能改善的可能原因是由于离子注入工艺在栅SiO2中引进的N+离子形成了更稳定的键所致.     

SiGe MOS器件SiO2栅介质低温制备技术研究

为了获得电学性能良好的SiGe PMOS SiO2栅介质薄膜，采用等离子增强化学汽相沉积（PECVD）工艺，对低温300℃下薄膜制备技术进行了研究。实验表明，采用适当高温、短时间对PECVD薄膜退火有助于降低薄膜中电荷密度和界面态密度。该技术用于SiGe PMOSdgrm,在300K常温和77K低温下，其跨导分别达到45mS/mm和92．5mS/mm(W/L=20μm/2μm).     

多晶硅后热退火引起SiO_2栅介质可靠性下降的原因分析及其抑制方法

实验研究表明 ,多晶硅后的高温退火明显引起热 Si O2 栅介质击穿电荷降低和 FN应力下电子陷阱产生速率增加 .采用 N2 O氮化则可完全消除这些退化效应 ,而且氮化栅介质性能随着退火时间增加反而提高 .分析认为 ,高温退火促使多晶硅内 H扩散到 Si O2 内同 Si— O应力键反应形成 Si— H是多晶硅后 Si O2 栅介质可靠性退化的主要原因 ;氮化抑制退化效应是由于 N “缝合”了 Si O2 体内的 Si— O应力键缺陷 .     

受主型界面态在深亚微米槽栅PMOSFET中引起退化的研究

界面态引起的器件特性的退化是深亚微米微米器件失效的一个重要因素，本文基于流体动力学能量输运模型，对沟道杂质浓度不同的槽机和平面PMOSFET中受主型界面态引起的器件特性的退化进行了分析，研究结果表明同样浓度的界面态浓度在槽栅器件中引起的器件特性的漂移远大于平面器件，且P型受主型界面态度对器件特性的影响也远大于N型界面态，沟道杂质浓度不同，界面态引起的器件特性的退化不同。     

3.4nm超薄SiO2栅介质的特性

用LOCOS工艺制备出栅介质厚度为3.4nm的MOS电容样品,通过对样品进行I-V特性和恒流应力下V-t特性的测试,分析用氮气稀释氧化法制备的栅介质的性能,同时考察了硼扩散对栅介质性能的影响.实验结果表明,制备出的3.4nm SiO₂栅介质的平均击穿场强为16.7MV/cm,在恒流应力下发生软击穿,平均击穿电荷为2.7C/cm².栅介质厚度相同的情况下,P⁺栅样品的击穿场强和软击穿电荷都低于N⁺栅样品.     

超薄LPCVD二氧化硅膜栅介质

本文介绍低温生长的薄LPCVD二氧化硅膜经短时间热退火后，热氮化后的物理及电学性质。与热生长二氧化硅膜性质进行比较，结果表明，LPCVD二氧化硅膜许多性质优于热生长二氧化硅膜。适合做MOS晶体管的栅介质。文中重点指出，小于10nm的超薄的LPCVD二氧化硅膜经快速热退火或热氮化后做MOS晶体管的栅介质，其电学特性优于热生长二氧化硅膜做栅介质的MOS晶体管。在低温器件及超大规模集成电路中有广泛的应用前景。     

薄栅氧高压CMOS器件研制

研制了与 0 .5μm标准 CMOS工艺完全兼容的薄栅氧高压 CMOS器件 .提出了具体的工艺制作流程 -在标准工艺的基础上添加两次光刻和四次离子注入工程 ,并成功进行了流片试验 .测试结果显示 ,高压 NMOS耐压达到98V,高压 PMOS耐压达到 - 6 6 V .此结构的高压 CMOS器件适用于耐压要求小于 6 0 V的驱动电路 .     

薄栅氧高压CMOS器件研制

研制了与0.5μm标准CMOS工艺完全兼容的薄栅氧高压CMOS器件.提出了具体的工艺制作流程-在标准工艺的基础上添加两次光刻和四次离子注入工程,并成功进行了流片试验.测试结果显示,高压NMOS耐压达到98V,高压PMOS耐压达到-66V.此结构的高压CMOS器件适用于耐压要求小于60V的驱动电路.     

抗辐射SOI器件栅氧可靠性研究

对抗辐射SOI器件栅氧可靠性进行研究,比较了体硅器件、SOI器件、抗总剂量加固SOI器件的栅氧可靠性,发现SOI材料片的制备与抗总剂量加固过程中的离子注入工艺都会对顶层硅膜造成影响,进而影响栅氧可靠性。最后通过恒压应力法表征栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5 nm栅氧在125℃高温5.5 V工作电压下TDDB寿命达到14.65年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。     

薄栅CMOS的可靠性模型

介绍了两种与栅氧化层失效有关的模型以及用于估计芯片寿命的热阻模型.随着晶体管特征尺寸的减小,现有的栅失效模型不能提供准确的计算和预测,因此提出了新的适用于小尺寸晶体管的栅失效模型.同时提出了用于评价芯片寿命的热阻和结温的估计模型.     

薄栅CMOS的可靠性模型

介绍了两种与栅氧化层失效有关的模型以及用于估计芯片寿命的热阻模型.随着晶体管特征尺寸的减小,现有的栅失效模型不能提供准确的计算和预测,因此提出了新的适用于小尺寸晶体管的栅失效模型.同时提出了用于评价芯片寿命的热阻和结温的估计模型.     

薄栅CMOS的可靠性模型

介绍了两种与栅氧化层失效有关的模型以及用于估计芯片寿命的热阻模型. 随着晶体管特征尺寸的减小，现有的栅失效模型不能提供准确的计算和预测，因此提出了新的适用于小尺寸晶体管的栅失效模型. 同时提出了用于评价芯片寿命的热阻和结温的估计模型.     

SOI抗总剂量辐射加固工艺栅氧可靠性研究

文章对采用了埋层二氧化硅抗总剂量加固工艺技术的SOI器件栅氧可靠性进行研究,比较了干法氧化和湿法氧化工艺的栅氧击穿电荷,干法氧化的栅氧质量劣于湿法氧化。采用更敏感的12.5nm干法氧化栅氧工艺条件,对比采用抗总剂量辐射加固工艺前后的栅氧可靠性。抗总剂量辐射加固工艺降低了栅氧的击穿电压和击穿时间。最后通过恒压法表征加固工艺的栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5nm栅氧在常温5.5V工作电压下TDDB寿命远大于10年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。     

薄栅氧化层击穿特性的实验研究

在恒流应力条件下测试了薄栅氧化层的击穿特性,研究了ＴＤＤＢ的击穿机理,讨论了栅氧化层面积对击穿特性的影响．对相关击穿电荷ＱＢＤ进行了实验测试和分析,研究结果表明：相关击穿电荷ＱＢＤ除了与氧化层质量有关外,还与应力电流密度以及栅氧化层面积强相关．得出了ＱＢＤ的解析表达式,并且对相关参数进行了研究     

等离子体工艺引起的MOSFET栅氧化层损伤

在深亚微米 MOS集成电路制造中 ,等离子体工艺已经成为主流工艺。而等离子体工艺引起的栅氧化层损伤也已经成为限制 MOS器件成品率和长期可靠性的一个重要因素。文中主要讨论了等离子体工艺引起的充电损伤、边缘损伤和表面不平坦引起的电子遮蔽效应的主要机理 ,并在此基础上讨论了减小等离子体损伤的有效方法。