基于SOPC可重构的图像采集与处理系统设计

针对目前PC算法无法实现图像实时处理以及固定硬件平台很难实现算法修改或者升级的问题,设计一种基于SOPC可重构的图像采集与处理系统,实现了图像数据的片上实时处理以及在不改变硬件电路结构而完成算法修改或者升级的功能。此系统围绕两块Xilinx FPGA芯片进行设计,通过FPGA以及其Microblaze 32 bit软核处理器和相关接口模块实现硬件电路设计,结合FPGA开发环境ISE工具和EDK工具协作完成软件设计。由于采用SOPC技术和可重构技术,此设计具有设计灵活、处理速度快和算法可灵活升级等特点。     

基于NIOSII软核的嵌入式信令处理系统实现

文章介绍嵌入式通信信令处理系统的设计,充分利用了NiosII软核特性,基于SOPC设计思想,在一块FPGA芯片内实现一个相对独立的信令处理系统。并结合整个系统的开发过程,介绍此类系统硬件、软件的设计方法和流程。     

Implementation of a High Throughput Soft MIMO Detector on GPU

Multiple-input multiple-output (MIMO) significantly increases the throughput of a communication system by employing multiple antennas at the transmitter and the receiver. To extract maximum performance from a MIMO system, a computationally intensive search based detector is needed. To meet the challenge of MIMO detection, typical suboptimal MIMO detectors are ASIC or FPGA designs. We aim to show that a MIMO detector on Graphic processor unit (GPU), a low-cost parallel programmable co-processor, can achieve high throughput and can serve as an alternative to ASIC/FPGA designs. However, careful architecture aware software design is needed to leverage the performance offered by GPU. We propose a novel soft MIMO detection algorithm, multi-pass trellis traversal (MTT), and show that we can achieve ASIC/FPGA-like performance and handle different configurations in software on GPU. The proposed design can be used to accelerate wireless physical layer simulations and to offload MIMO detection processing in wireless testbed platforms.     

Merging VLIW and vector processing techniques for a simple,high-performance processor architecture

This paper proposes a new processor architecture called VVSHP for accelerating data-parallel applications, which are growing in importance and demanding increased performance from hardware. VVSHP merges VLIW and vector processing techniques for a simple, high-performance processor architecture. One key point of VVSHP is the execution of multiple scalar instructions within VLIW and vector instructions on unified parallel execution datapaths. Another key point is to reduce the complexity of VVSHP by designing a two-part register file: (1) shared scalar–vector part with eight-read/four-write ports 64×32-bit registers (64 scalar or 16×4 vector registers) for storing scalar/vector data and (2) vector part with two-read/one-write ports 48 vector-registers, each stores 4×32-bit vector data. Moreover, processing vector data with lengths varying from 1 to 256 represents a key point for reducing the loop overheads. VVSHP can issue up to four scalar/vector operations in each cycle for parallel processing a set of operands and producing up to four results to be written back into VVSHP register file. However, it cannot issue more than one memory operation at a time, which loads/stores 128-bit scalar/vector data from/to data memory. The design of our proposed VVSHP processor is implemented using VHDL targeting the Xilinx FPGA Virtex-5 and its performance is evaluated.     

基于DSP和FPGA的新型笔划式字符发生器

为提高字符发生器数据处理能力和笔划书写性能,设计一种新型笔划式字符发生器。采用具有双处理器双总线的DSP作为主处理器,采用FPGA集成矢量发生器。利用DSP的握手式DMA通道,加上矢量指令管理单元的时序配合,完成矢量发生器对矢量指令的自主申请和获取,实现字符发生器数据处理与笔划书写的并行管理,提高字符发生器的平均书写速度和笔划书写均匀性。着重介绍字符发生器的组成、工作原理、工作流程及矢量指令管理单元的时序设计。     

在FPGA上实现一个SIP视频服务器

详细介绍了在FPGA平台上,以MicroBlaze软核为处理器、Petalinux为操作系统环境,如何设计与实现一个基于SIP协议的视频服务器。本设计实现了Petalinux操作系统在FPGA平台的XUPV5LX110T开发板上的移植,给出了SIP视频会话建立的各个过程以及基于RTP协议的视频数据传输方案,解决了FPGA平台与PC机之间的虚拟连接与视频数据通信的难题。     

A Cooperative Management Scheme for Power Efficient Implementations of Real-Time Operating Systems on Soft Processors

A cooperative management scheme for power efficient implementations of real-time operating systems on field-programmable gate-array (FPGA)-based soft processors is presented. Dedicated power management hardware peripherals are tightly coupled to a soft processor by utilizing its configurability. These hardware peripherals manage tasks and interrupts in cooperation with the soft processor, while retaining the real-time responsiveness of the operating system. More specifically, the hardware peripherals perform the following power management functionalities: (1) control the on-chip clock distribution network for driving the soft processor, its hardware peripherals, and the bus interfaces between them; (2) perform task and interrupt management responsibilities of the operating system when the soft processor is turned off; and (3) selectively wake up the soft processor and its hardware components, and put them into proper activation states based on the hardware resource requirements of the tasks under execution. The implementations of two popular real-time operating systems on a state-of-the-art FPGA device are presented. Measurements on an experimental board show that the proposed power management scheme can lead to significant power savings.     

3G移动终端基带信号处理器设计与实现

文章设计了一种基于先进微处理器(ARM)、数字信号处理器(DSP)和现场可编程门阵列(FPGA)体系结构的3G移动终端基带信号处理器。该处理器能灵活实现移动通信系统中基带信号的各种处理,通过无线信号实现移动终端同基站之间的发送与接收,而且能够于不同基站之间进行信号切换。该系统的硬件设计包括以ARM主控模块、DSP实时数据处理模块和FPGA信号生成模块,移动终端软件包括应用层软件、通信协议软件和物理层软件,很好地满足了标准兼容和客户对于功能改善和低成本的需求。     

高速实时数据采集智能控制器的设计与实现

文章以嵌入式和数据采集技术为基础,研究设计并实现了基于ARM+FPGA体系架构面向高速实时数据采集应用的一种实用新型智能控制器。本文阐述了主处理器ARM最小系统、协处理器FPGA最小系统和ARM与FPGA通信接口等硬件系统技术的实现,以及Linux FPGA字符设备驱动程序开发、协处理器FPGA控制程序和主处理器ARM应用程序设计。智能控制器运用FPGA并行运算处理结构的优势,控制ADC进行高速数据采集。FPGA还可配置成软核处理器-Nios II嵌入式处理器,与ARM构成双核处理器系统。智能控制器通过ARM实现对FPGA的管理控制、实时数据采集和丰富外围接口的通信。     

基于Xilinx MicroBlaze多核嵌入式系统的设计

MicroBlaze核是嵌入在Xilinx FPGA之中的属于32位RISC Harvard架构软处理器核。针对Xilinx MicroBlaze软处理器的核间互连,实现多处理器核之间的快速通信的目的,采用了PLB和FSL总线混连的方法,利用xps_mail-box和xps_mutex核完成核间的通信与同步,通过在Xilinx EDK平台下,将3个软处理器核嵌入到FPGA Spartan-3E芯片上的试验,开发出了一个运行在FPGA上的基于多处理器的嵌入式可编程片上系统,得出此种多核处理器混连的可行性与实用性,核间通信速度得到提升的结论。     

脉间二相编码雷达高度表信号处理器的设计及FPGA实现

本文就一种应用于雷达高度表的脉间二相编码信号频域处理方法的FPGA实现进行了研究。特别就信号处理器硬件参数的选择及有限字长对处理性能影响给予了一定论述和分析,这些方法对雷达高度表信号处理器定点硬件的设计都有一定的借鉴价值。本文虽后给出了该信号处理器针对点、面目标回波处理的实测结果。结果表明该处理方法具有较高的处理增益和良好的检测性能。     

基于FPGA的数字波束形成系统的设计实现

针对在阵列信号处理中有着广泛的应用的数字波束形成技术,提出利用FPGA实现的数字波束形成器来解决多通道波束形成系统的方法,介绍系统的原理、组成结构和实现方法.     

一种在线时间序列预测的核自适应滤波器向量处理器

针对信息物理融合系统中的在线时间序列预测问题,该文选择计算复杂度低且具有自适应特点的核自适应滤波器(Kernel Adaptive Filter, KAF)方法与FPGA计算系统相结合,提出一种基于FPGA的KAF向量处理器解决思路。通过多路并行、多级流水线技术提高了处理器的计算速度,降低了功耗和计算延迟,并采用微码编程提高了设计的通用性和可扩展性。该文基于该向量处理器实现了经典的KAF方法,实验表明,在满足计算精度要求的前提下,该向量处理器与CPU相比,最高可获得22倍计算速度提升,功耗降为1/139,计算延迟降为1/26。     

基于FPGA的以太网物理层信号处理器的研究

为了利用FPGA灵活实现以太网中继器芯片和编解码芯片的功能,本处理器采用自上而下的模块化设计思想,实现了Manchester编码的编解码算法,开创性地将FPGA应用在以太网物理信号的处理上,同时该处理器还实现了部分数据链路层的功能,例如CRC-32差错校验算法。拓宽了FPGA在数字信号处理领域的应用,更为FPGA将以太网物理层和数据链路层信号处理统一实现提供了有效地解决方案。     

基于多处理器的可识别方位引信信号处理系统

设计了一种采用FPGA+DSP系统框架的信号处理机,由3个核心处理器协同工作,共同完成多通道多普勒信号的目标检测和方位识别等功能。该信号处理机在实现频域目标检测功能的同时,实现了8象限的方位识别功能,能够提高引战配合效率。多处理器的分层设计保证了该信号处理机的实时性和灵活性,是一个具有较强可扩展性的信号处理开发平台。     

基于FPGA的高速实时FFT处理器设计

结合高速、实时快速傅里叶变换(FFT)的实际需求,在分析了基4、按频率抽取(DIF)FFT算法的基础上,采用多级串行的同步流水线结构,利用现场可编程门阵列(FPGA)完成1 024点、16位复数点、块浮点FFT.整个设计划分成多个功能模块,全部采用Verilog HDL描述,并在Virtex-Ⅱ器件上实现.结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的.     

基于Zynq7020的组合导航处理平台软硬件系统的设计与实现

提出一种基于Zynq处理平台的组合导航系统设计及实现方案,Zynq7020作为新近发展的可扩展处理平台,集成了大规模可编程逻辑器件(FPGA)、低功耗高性能先进ARM处理器,两者通过内部总线互联与通信,满足高集成度、高性能数据处理的应用需求.基于Zynq处理器设计并实现组合导航处理平台,替代原有的FPGA+DSP+ARM导航解算模式,单芯片完成IMU信号采集,信号处理和导航解算等功能,降低整机设计的复杂度和成本.     

一种基于FPGA的无线网络电话终端的研究

随着IP语音通信技术及计算机网络技术的不断发展,网络电话应用越来越普及,并已成为当今信息通信不可缺少的一部分.在分析现有网络电话终端实现方式的基础上,本文提出了一种基于FPGA且具有Wi-Fi功能的无线网络电话终端的设计方案.主要研究内容包括设计Wi-Fi通信模块,利用SOPC技术在FPGA上移植OR1200软核处理器...     

基于FPGA的多DSP红外实时图像处理系统

多处理器系统已广泛应用于高速信号处理领域,为提高系统性能,更好地发挥多处理器优势,介绍采用基于FPGA的多DSP架构。利用FPGA作为数据调度核心,将处理器从繁杂的数据通信工作中解放出来,充分发挥了多处理器的并行工作能力,增强了系统的重构和拓展性。该系统已应用于工程实践中,以一块高密度电路板实现了从数据采集到图像校正、图像处理,以及图像显示的整个流程,能够满足对处理时间要求较高、较为复杂的图像处理算法的要求。