参数化IP软核在视频格式变换系统中的应用

介绍了一种利用参数化IP软核设计视频格式变换系统的新方法.这些IP核具有较高的性能和灵活性,更新方便、开发成本低、可重用性强.验证表明,这些IP软核在视频变换系统中的应用完全能达到设计要求.     

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核.针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法.并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体.经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标.该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值.     

IP软核测试策略及验证方法研究

近年来随着科技的不断进步和发展,集成电路的也在不断发展,呈现出来愈加复杂的趋势,所以芯片的设计也不断的出现了功能的增强、集成程度的提高的发展的趋势。系统芯片SoC成为当下主流的趋势下,IP核也在飞速发展。IP核也就是知识产权IP,分为软核IP、固核IP、硬核IP,其中软核IP以其灵活性高的优点,在复杂的设计中有较强的优势。但是在IP软核的实际应用中,也存在很大的困难和挑战,因此为了能更好的对IP软核进行应用,对IP核进行测试和验证具有重大的意义。文中通过对IP软核的特点进行概述,进而对IP软核的测试和验证方法进行研究,提出方案,以促进IP软核的应用及发展。     

图像融合IP软核设计与实现

设计并实现了一种针对多聚焦图像融合算法的图像融合IP软核。在ISE环境下实现了图像融合IP软核的Verilog语言描述,之后进行了测试与评估。将融合结果与Matlab处理结果进行对比,验证了文中设计IP软核的准确性。该图像融合IP软核设计方法为其他图像融合算法的IP软核设计建立了基础。     

8位RISC微控制器IP软核的设计

文章以HGD08R01为例介绍了8位RISC微控制器IP软核的设计,讲述了采用Verilog HDL高层描述自上而下进行IP软核设计的方法及其仿真验证,并对HGD08R01的体系结构及其读／写时序进行了分析。     

40Gb/s交换IP软核验证和测试

研究40Gb／s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定，适应性强，达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb／s交换IP软核。     

IP核的重用与基于平台的SoC设计(上)

为了让更多的读者深入了解系统芯片(SoC)的设计方法,更快地在我国电子设计界组织和推广基于平台的SoC设计方法,作者综述了IC设计方法的发展历史,介绍了SoC芯片设计与IP软核、固核和硬核设计的关系.通过对IP核的要求和对SoC设计环境的介绍,作者展示了几十万门到几千万门组成的系统芯片设计是如何分步骤完成的.我国电子设计界还需要做哪些努力,才能孵化出数目众多的自主IP核开发服务公司,以此为基础营造自己的IP交易平台,从而以更低的成本逐步占领世界高端系统芯片产品的设计市场,为国产电子系统整机设备提供更多的具有自有知识产权模块的SoC芯片.     

视频处理DSP并行接口的IP核设计

并行接口是我们设计的视频DSP中的一个重要组成部分。本文重点讲述了视频处理DSP并行接口的IP核设计方案、设计中的难点以及问题解决。根据该设计方案使用硬件描述语言（Verilog HDL)和采用自顶向下（TOP-DOWN）的设计方法实现了IP核。     

数字水印技术在软IP核保护中的应用

电路软核因费用较低和使用灵活而得到越来越多的应用,但目前的大部分加密方式不适合软核.介绍了一种适用于软IP核设计开始时采用的数字水印嵌入方法,并以4-2编码器为例说明数字水印嵌入软核的方法,并对水印化后电路的性能和开销进行了分析和实验.     

基于SOPC技术的视频叠加器设计

针对目前市面上的视频叠加系统大多采用专用字符叠加芯片设计而成,整个系统适应性差,显示的十字线或字符精度和灵活性不够,不能根据实时需要在图像任意方位叠加各种精度的信息,文中介绍了基于ALTERASOPC技术的视频叠加器设计,详细地分析片上系统各个组成部分工作原理及设计思路,作为一个新型的视频叠加器,它具有灵活性强、体积小、功耗低等特点。     

8位高速微控制器IP软核的设计与实现

本文介绍了一种8位高速微控制器IP软核的设计,该IP采用哈佛总线和二级流水线,指令集与PIC16F676兼容。本文按照自顶而下的设计流程,首先定义了该MCUIP核的顶层功能和体系结构,然后对各单元模块进行了详细的设计,讲述了IP软核的设计方法及其仿真验证,并对该微控制器的读/写时序进行了分析。     

DVI核心技术剖析与逻辑实现

数字视频接口规范为独立显示的视频数据提供了一个高速数字链接,其核心技术是传输最小化差分信号(TMDS)。文章分析了TMDS的架构和设计原理,详细阐述了TMDS软核的设计方法,采用自顶向下(Top-Down)的设计方法和流程图模式,设计出具有自主知识产权的、可灵活移植的TMDS接收器和发送器(IP软核),并通过FPGA实现验证。该IP软核不仅可以应用于专用的高分辨率雷达显示,也可以用于一般用途的手持设备。     

FPGA中嵌入式块存储器的IP软核设计

以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言。IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率。对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56%。     

基于CPLD的字符叠加器的设计

本文介绍了一种基于CPLD的字符叠加器,该叠加器以CPLD为核心,能够提高系统设计的灵活性和集成度,并辅以微控制器作为控制,有效实现了字符信息和视频信号的叠加。文中详细给出了硬件设计逻辑及软件控制流程,该叠加器适用于视频监控等领域。     

可配置总线接口USB控制器IP核的设计与实现

设计并实现了USB1．1器件IP软核、固核和硬核。详细介绍了USB IP软核的设计和验证技术以及基于0．18μm标准单元的固核与硬核的实现方法。为了提高USB IP的可重用性，引入了总线适配器和可配置总线接口IP核的概念，设计了三种总线适配器。对USB IP核的可配置端点数及基于FPGA的三种总线适配器进行了性能分析和评价。     

LCD控制器的FPGA实现

摘 要：为实现PC输出在LCD原屏上的显示,设计了一种基于FPGA的LCD控制器,采用IP核搭建系统的框架,系统核心控制CPU采用了Xilinx的MicroBlaze软核,系统对外通信通过串口实现;通过Xilinx的集成逻辑分析仪IP核ILA在线采集输入、中间以及输出数据,验证系统的可行性及数据处理的正确性;最终的实验结果表明,所设计的控制器能够驱动LCD原屏,并且支持多种接口的视频输入,显示画面稳定,同时实现了两路视频的画中画显示,并可作为PC输出设备及视频监视设备。     

基于Loeffler算法的2-D DCT IP软核设计

提出一种基于Loeffler算法的2-D DCT IP软核设计方法.用移位和加法运算代替乘法运算.为减少芯片占用面积,对乘法系数采用CSD编码,1-D DCT复用技术;为提高电路的速度,采用流水线结构,优化转置矩阵.基于上述算法,设计了用Verilog HDL语言描述的IP软核.对软核进行了编译、综合、布局布线和后仿真,验证了算法的正确性.实验结果显示最高工作频率可以达到139.43MHz,能够满足视频图像压缩的实时性要求.     

小波IP软核实现及在信号降噪中的应用

小波分析是信号信息获取与处理领域的新技术,它在处理非平稳信号方面具有傅里叶变换无法比拟的优越性.本文针对实际工程中小波变换计算复杂度高,仅靠软件实现是无法满足实时信号处理的需求的问题,基于小波变换多分辨率分析原理,实现了离散小波变换IP软核设计,并结合设计的小波系数阈值处理模块,探讨了该IP软核非平稳信号降噪处理中的应用,证明了设计的可行性.     

基于VerilogHDL的IP核参数化设计

指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系.在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP.IP核由VerilogHDL和ECP扩展的语句混合编程,经ECP处理后生成VerilogHDL源文件.应用该方法后,提高了Ver-ilogHDL在描述功能、性能、结构及优化策略等参数化的复杂模型时所需要的灵活性,增强了VerilogHDL的建模能力.作为一个IP核参数化设计的实例,介绍了C*Core系统中断控制IP的参数化设计过程,给出了FPGA验证的结果.     

FPGA中的处理器IP概述

在工程设计中,如何选择微处理器核越来越重要,本文对FPGA设计中所用的处理器IP核进行了探讨。LatticeMico32软核具有技术上的优势,不仅拥有IP核,还有构建平台的工具。