一种基于新的优化结构和动态电路技术CMOS双模预分频器

提出了一种应用新的电路结构和动态电路技术的双模预分频器,它已用0.25μm CMOS数字工艺实现.新的优化结构减少了电路的传输延迟,提高了电路速度.基于这种优化结构和动态电路技术,提出了改进的D型触发器.为了验证其功能,制作了一个试验型芯片.经测试,该分频器在可以工作于GHz频率范围;在电源电压为2.5V,输入频率为2.5GHz时,其功耗仅为35mW(包括三个功耗很大的输出缓冲器的功耗).由于其具有良好的性能,该分频器可应用于许多射频系统中.     

一种新的相位开关实现技术及其在射频双模预分频器中的应用

提出了一种新的相位开关实现技术.基于这种技术设计了一个2/3分频器单元,该单元结构简单,工作频率高,功耗低.为了验证该技术,采用0.25μm CMOS数字工艺实现了一个128/129双模预分频器.对该芯片的测试结果表明其能正确工作于GHz频率范围.当工作频率为2.3GHz时,它消耗的电流仅为13.5mA(2.5V电源电压),芯片面积为0.47mm×0.47mm.     

一种新的相位开关实现技术及其在射频双模预分频器中的应用

提出了一种新的相位开关实现技术 .基于这种技术设计了一个 2 / 3分频器单元 ,该单元结构简单 ,工作频率高 ,功耗低 .为了验证该技术 ,采用 0 .2 5μm CMOS数字工艺实现了一个 12 8/ 12 9双模预分频器 .对该芯片的测试结果表明其能正确工作于 GHz频率范围 .当工作频率为 2 .3GHz时 ,它消耗的电流仅为 13.5 m A(2 .5 V电源电压 ) ,芯片面积为 0 .4 7mm× 0 .4 7m m.     

一种InGaP/GaAs HBT高速预分频器MMIC

采用Foundry提供的InGaP/GaAs HBT工艺设计了一种数字静态除2高速预分频器MMIC.流片测试结果与仿真结果基本吻合,最高工作频率高于仿真结果.设计过程在速度和功耗之间进行了折中,并且考虑了自谐振频率对电路的影响.测试结果显示:在5V电源电压下,该预分频器静态电流为60mA,最高工作频率达到15GHz,自谐振频率为19.79GHz.该MMIC可以直接应用到S-X波段射频微波系统中.     

一种砷化镓HBT高速预分频器的设计

介绍了一种采用砷化镓HBT工艺实现的数字静态除8高速预分频器。该预分频器采用D触发器高速分频和多级供电驱动电路结构。测试结果表明,最高工作频率达到18GHz。预分频器芯片在5V的电源电压下的静态电流为85mA。     

一种宽带低功耗低相位噪声的双模预分频器

本文设计了应用SCL、TPSC和CMOS静态三种类型的触发器配合工作的新型双模预分频器。与传统使用单一种类型触发器的双模预分频器相比,该双模预分频器更容易获得高速、宽带、低功耗和低相位噪声的性能。为了验证此设计的性能,采用了SMIC 0.18um CMOS 工艺流片实现。在电源电压为1.8V的条件下测试,此双模预分频器的工作频率范围从0.9 GHz 到 3.4 GHz ;当输入信号为 3.4 GHz时,其功耗为2.51mW,相位噪声为-134.78 dBc/Hz @ 1 MHz. 其核心面积为 is 57um*30um。鉴于其良好的性能,可以应用于许多射频系统的频率综合器中,特别在多标准无线通信系统中。     

一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用

提出了一种零中频两次变频802.11a接收机频率合成方案，降低电路功耗的同时，提高了电路可靠性．改进了双模预分频器的结构，提出了一种新型集成“或”逻辑的SCL结构D锁存器．采用0.18μm数模混合CMOS工艺投片测试表明，双模预分频器在1.8V电源下功耗仅5.76mW(1.8V×3.2mA),RMS抖动小于1%．     

一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用

提出了一种零中频两次变频802.11a接收机频率合成方案,降低电路功耗的同时,提高了电路可靠性.改进了双模预分频器的结构,提出了一种新型集成"或"逻辑的SCL结构D锁存器.采用0.18μm数模混合CMOS工艺投片测试表明,双模预分频器在1.8V电源下功耗仅5.76mW(1.8V×3.2mA),RMS抖动小于1%.     

一种1.8 V低功耗2 GHz预分频电路的设计

描述了一个应用于高集成度2 GHz频率综合器的预分频电路的设计,预分频电路中D触发器采用了源极耦合逻辑电路结构,可以提高电路工作频率,同时有效减小开关噪声和电路功耗.预分频电路采用TSMC 0.25 μm IPSM CMOS工艺实现,Spectre仿真表明,在1.8 V的电源电压下,经过优化的预分频电路能够在各种工艺条件和温度下正常工作,整体功耗为6.2 mw(单个D触发器功耗仅为1.8 mW),满足手持设备的要求.     

Dual-Modulus Prescaler Based on Transmission Gates and Pseudo-PMOS Logic

The Dual Modulus Prescaler is a critical block in CMOS systems like high speed frequency synthesizers. The design of high divide-by-value, high speed and low power dual modulus prescaler, however, remains a design challenge. In order to face the challenge, this paper introduces an idea of using transmission gates and pseudo-PMOS logic in realization of the dual modulus prescaler. The topology of the prescaler proposed in this paper is different from the prior designs primarily in two ways: (i) it uses transmission gates in the critical path and (ii) the D-flip flops used in the synchronous counter are comprised of pseudo-PMOS invertors and ratioed latches. A design of the pseudo-PMOS logic based DFF is introduced and used in the proposed prescaler design. Based on the proposed topology, a dual-modulus divide-by-127/128 prescaler is implemented in 0.35 m CMOS technology. Its maximum operating frequency is observed as 2.4 GHz. It consumes 4.8 mW power from a 3 V supply. Circuit operations and measurement results are provided. The silicon estate required is only 0.06 mm². There is no flip flop and logic gate in the critical path. The proposed topology is suitable firstly for the high speed and high divide-by-value prescaler designs. Secondly, it reduces: (i) design complexity, (ii) power consumption and (iii) load to preceding circuit.     

WSN射频芯片中6 GHz RF CMOS低功耗双模前置分频器的设计

介绍了一种可以应用在无线传感网射频芯片中的超高速、低功耗32/33双模前置分频器的内部结构、电路设计原理以及版图设计.该前置分频器采用0.18 μm RF CMOS工艺制作,工作频率范围为1～6 GHz,工作温度范围为-20～+80℃,在I.8 V电压下正常工作频率为4.8 GHz,最高工作频率达到6 GHz,电源电流为2.5 mA,满足系统指标要求.     

一种CMOS高速可编程双模前置分频器

在锁相环设计中,双模前置分频器(dual—modulus prescaler)是一个速度瓶颈,而D触发器是限制其速度的主要因素。我们对传统的Yuan-Svensson真正单相时钟(TSPC)D触发器(DFF)做了改进,给出了动态有比D触发器的结构,该触发器结构简单,工作频率高,功耗低。并基于此设计了一个可变分频比双模前置分频器,可适用于多种无线通信标准。采用0．35μm CMOS工艺参数进行仿真,结果表明,在3．3V电源电压下其工作频率可达4．1GHz。     

一种超低功耗5.8GHz双模前置分频器设计

基于目前流行的TSPC高速电路,利用TSMC90nm 1P9M 1.2V CMOS工艺设计了高速、低压、低功耗32/33双模前置分频器,其适用于WLAN IEEE802.11a通信标准。运用Mentor Graphics Eldo对该电路进行仿真,仿真结果显示,工作在5.8GHz时功耗仅0.8mW,电路最高的工作频率可达到6.25GHz。     

1.2V 6GHz 1.19mW 32/33前置分频器的设计

基于4/5双模SCL分频结构设计了一个高速、低压、低功耗的32/33双模前置分频器。该设计基于TSMC90nm1P9M CMOS工艺,利用Mentor Graphics Eldo工具仿真,结果表明该分频器最高工作频率达6GHz,在电源电压1.2V,输入6GHz情况下,功耗仅1.19mW。     

一种采用新触发器的高速CMOS前置分频器

在锁相环设计中 ,前置双模分频器 (DMP)是一个速度瓶颈 .文中提出一种新的分析方法 ,将限制 DMP速度的因素分为两个方面 ,寄存器级限制 (RL L)和电路级限制 (CL L) .指出影响 DMP速度的原因在 CL L.提出了时钟延迟技术 (CDT)并采用高速触发器 ,解决 CL L 问题 .通过版图提取后仿真显示 ,用这种触发器构成的 0 .8μm n阱CMOS DMP在 5 V下工作频率达到 2 .4GHz     

一种采用新触发器的高速CMOS前置分频器

在锁相环设计中,前置双模分频器(DMP)是一个速度瓶颈.文中提出一种新的分析方法,将限制DMP速度的因素分为两个方面,寄存器级限制(RLL)和电路级限制(CLL).指出影响DMP速度的原因在CLL.提出了时钟延迟技术(CDT)并采用高速触发器,解决CLL问题.通过版图提取后仿真显示,用这种触发器构成的0.8μmn阱CMOSDMP在5V下工作频率达到2.4GHz.