超深亚微米集成电路串扰估计及优化

采用RLC模型来估计互连线间的耦合噪声并对模拟结果进行分析,在此基础上,提出了几种不同的算法实现了带串扰约束的集成电路布线结果调整.     

数字电路的串扰分析

在数字电路设计领域，串扰是广为存在的，如PCB板器件封装（Package)．连接器(Comector)和连接电缆(Cable)。而且随着信号速率的提高和产品外形尺寸越来越小．数字系统总的串扰也急剧增加，过大的串扰会影响到系统的性能甚至可能引起电路的误触发导致系统无法正常工作。     

PCB上串扰的耦合机理和优化分析模型

本文从频域与时域两个方面分析了PCB上的串扰的耦合机理,探究了耦合电容以及近端和远端电阻的影响。针对2-π串扰电路模型所提出的时域上的数学优化模型,明确了信号上升沿对干扰输出的影响。并且利用Hyperlynx软件包进行仿真,比较了耦合电容、耦合长度等的作用结果,仿真结果证明了理论分析的正确性。     

超深亚微米设计中串扰的影响及避免

分析了在超深亚微米阶段，串扰对高性能芯片设计的影响，介绍了消除串扰影响的方法。     

超深亚微米工艺下预防串扰方法

随着工艺特征尺寸的不断缩小,芯片的信号完整性问题逐渐恶化。根据超深亚微米(ultra-deep submicron,UDSM)工艺特性,阐述了串扰噪声和同步开关噪声(Simultaneous Switch Noise,SSN)的产生机理以及对芯片信号完整性的影响,并且分析了走线密度、时钟频率和供电布局等与这2类噪声强度相关的主要因素,进而得出了在集成电路版图设计早期,有效预防和抑制信号完整性问题的一系列方法。     

超深亚微米高速互连的信号串扰研究

探讨了超深亚微米设计中的高速互连线串扰产生机制,提出了一种描述高速互连串扰的电容、电感耦合模型,通过频域变换方法对模型的有效性进行了理论分析。针对0.18μm工艺条件提出了该模型的测试结构,进行了流片和测量。实测结果表明,该模型能够较好地表征超深亚微米电路的高速互连串扰效应,能够定量计算片上互连线间的耦合串扰,给出不同工艺的互连线长度的优化值。     

大规模集成电路互连线的串扰估计

建立了一个基于电阻和电容的串扰分析模型,给出了干扰信号为线性倾斜信号时串扰的时域响应公式,得出了串扰峰值的估计公式,明确了干扰信号上升沿、互连线的电阻和耦合电容等对串扰的影响,并且利用Hyperlynx软件包进行仿真,仿真结果证明了理论分析的正确性.     

动态串扰优化的开关盒布线

针对超深亚微米芯片设计中的开关盒布线问题提出了可变参数的串扰优化布线算法.该算法充分利用了双层布线资源,将动态信号波形和耦合电容结合起来考虑,进一步减小了线网间的总串扰,并力求通孔数最少.实验证明,本算法能够获得更加优化的布线方案.     

动态串扰优化的开关盒布线

针对超深亚微米芯片设计中的开关盒布线问题提出了可变参数的串扰优化布线算法．该算法充分利用了双层布线资源,将动态信号波形和耦合电容结合起来考虑,进一步减小了线网间的总串扰,并力求通孔数最少．实验证明,本算法能够获得更加优化的布线方案．     

深亚微米工艺下单粒子瞬态引起的串扰效应

随着集成电路工艺的发展,供电电压降低,线条变细,使得集成电路受到普通串扰和粒子辐射的影响更严重.由此对130~40nm工艺节点普通串扰和单粒子引起的串扰效应进行了对比分析.单粒子引起的串扰比普通串扰更加严重,而且随着工艺进步,单粒子引起的串扰现象将更加恶化.验证了在不同工艺下增加驱动尺寸和增加连线间距对缓解单粒子串扰噪声的有效性.     

串扰约束下超深亚微米顶层互连线性能的优化设计

优化顶层互连线性能已成为超深亚微米片上系统(SOC)设计的关键.本文提出了适用于多个工艺节点的串扰约束下顶层互连线性能的优化方法.该方法由基于分布RLC连线模型的延迟串扰解析公式所推得.通过HSPICE仿真验证,对当前主流工艺(90nm),此优化方法可令与芯片边长等长的顶层互连线(23.9mm)的延时减小到182ps,数据总线带宽达到1.43 GHz/ μ m,近邻连线峰值串扰电压控制在0.096V_dd左右.通过由本方法所确定的各工艺节点下的截面参数和性能指标,可合理预测未来超深亚微米工艺条件下顶层互连线优化设计的发展趋势.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RLC精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RL C精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用     

互连线延时和串扰的估算方法

本文综述了集成电路中互连线的延时和串扰的估算方法，分析了各种估算方法的精度和复杂度，同时提出了今后互连线延时和串扰估算所需要解决的新问题。     

Closed-Form Crosstalk Noise Delay Metrics

In this paper we present efficient closed-form formulas to estimate capacitive coupling-induced delay in distributed RC coupling networks. The efficiency of our approach stems from the fact that only five basic operations are used in the expressions: addition (x + y), subtraction (x – y), multiplication (x × y), division (x / y) and square root ( ). The formulas do not require exponent computation or numerical iterations. Our estimates, though conservative, achieve acceptable accuracy. They are simple enough to be used in the inner loops of performance optimization or as cost functions for a router. The delay expressions capture the dependency on coupling direction and coupling location (near-driver and near-receiver).     

两相邻耦合RLC互连的串扰估计

本文建立了一种考虑电感耦合效应的两相邻耦合互连模型,基于传输函数直接截断的方法给出了其互连串扰的解析表达式.讨论了该解析公式在局部互连和全局互连两种情况下的应用,其结果相对于HSPICE的误差小于10%.它可以用于考虑串扰效应的版图优化.     

串扰问题分析及对PCB设计的指导

文章介绍了引起串扰的原因,串扰的分类及估计,用Mentor Graphics的HyperLynx对不同的PCB叠层结构和线间距、耦合长度等情况下的串扰进行仿真,并总结串扰的特点,最后给出在PCB设计中减少串扰的一些方法。