vfBGA内部芯片断裂问题

利用ANSYS软件以有限元分析的方法研究了vfBGA器件内部芯片断裂问题.通过建立模型和模型评价得到了适当的三维简化模型及导致芯片断裂的等效应力大小.根据对测试过程的模拟预测找到了引起芯片断裂的原因.研究发现,测试过程中设备与器件间的非正常接触所产生的应力集中是导致芯片断裂的根本原因.     

Si基InSb红外焦平面阵列探测器的研究

针对InSb 红外焦平面芯片中InSb 与Si 读出电路热膨胀系数不匹配导致芯片龟裂及铟柱断裂现象,开展了Si基InSb 红外焦平面探测器（FPA）的研究。运用磨抛减薄技术及金刚石点切削技术对芯片背面进行精确减薄,得到厚度为15m的InSb芯片;研究了在InSb芯片和Si片上溅射及蒸发减反膜工艺,得到InSb芯片和Si片粘贴后红外中短波光谱的透过率高达88%;对器件的整体工艺路线进行了探索,最终制备出Si基128128元InSb 红外焦平面探测器器件,测试结果表明:器件探测率、响应率及串音等性能指标达到传统工艺制备的器件性能指标;经温冲试验后测试器件结构保持完好,性能未发生变化,证明该工艺路线可解决芯片受应力冲击而产生的铟柱断裂及芯片龟裂的现象,可有效提高InSb焦平面探测器芯片的成品率。     

功率器件热阻的测量研究分析

文章以功率器件M0sFET为例,通过电学测量方法主要研究了器件对于散热能力考量的参数热阻——Rthja和Rthjc,即器件两种不同散热方式的能力。此外还针对在热阻的测试过程中加热信号的不同方式以及周围环境中空气的流速对于热阻测试的影响进行了研究和比较。研究了在同一封装形式中,不同芯片尺寸对于热阻的影响,通过实验得到芯片...     

16信道0.35μm CMOS/VCSEL光发射模块

研究了垂直腔面发射激光器(VCSEL)及其列阵器件的光谱特性、调制特性、高频特性及与微电子电路的兼容性,将1×16的VCSEL与CMOS专用集成电路进行多芯片组装(MCM),混合集成为16信道VCSEL光发射功能模块.测试过程中,功能模块的光电特性及其均匀性良好,测量的-3dB频带宽度大于2GHz.     

16信道0.35μmCMOS/VCSEL光发射模块

研究了垂直腔面发射激光器 (VCSEL)及其列阵器件的光谱特性、调制特性、高频特性及与微电子电路的兼容性 ,将 1× 16的VCSEL与CMOS专用集成电路进行多芯片组装 (MCM ) ,混合集成为 16信道VCSEL光发射功能模块 .测试过程中 ,功能模块的光电特性及其均匀性良好 ,测量的 - 3dB频带宽度大于 2GHz.     

MCU芯片Multi-Sites测试中几个值得关注的问题

介绍了MCU芯片Multi-Sites测试方法,针对MCU芯片Multi-Sites测试的难点,阐述了在MCU芯片Multi-Sites测试过程中经常影响测试系统和测试效率的问题。主要提出了MCU芯片MultiSites测试过程中的直流参数测试、功能测试的影响因素和解决方案,并对MCU芯片Multi-Sites测试过程中经常遇到的干扰因素进行分析,尽可能保证MCU芯片Multi-Sites测试过程中获得的各项性能参数稳定可靠。     

关于塑封VDMOS器件热点的研究

功率VDMOS器件作为新一代高压大电流功率器件兼有双极晶体管和普通MOS器件的优点,广泛应用于各个领域。由于功率VDMOS的工作条件恶劣,在高温大电压的应用环境下失效概率较大。在所有的失效机制中,很大一部分是由于器件无法承受瞬间高压脉冲,致使器件芯片烧坏失效。表现出的是在芯片某处产生一明显的烧穿点即所谓的"热点"。这里主要介绍了塑封VDMOS器件进行单雪崩能量测试过程和实际应用中不良品产生热点的原因,从二次击穿的角度对其进行理论解释并提出一些改进措施。     

SAW滤波器WLP封装中腔体抗模压塌陷研究

通过对声表面波滤波器晶圆级封装结构的探讨,针对在模组封装时器件塌陷成因进行了有限元仿真模型研究,模拟了不同模压量对器件中腔体最大的塌陷量位置.经过实验验证,提出了一种新的金属加强结构,在3 MP a较高模压量时塌陷量几乎为0,解决了声表面波滤波器晶圆级封装芯片灌封压力导致的塌陷问题,降低了器件及模组失效风险,是一种声表...     

塑封器件芯片与塑封料界面分层的研究

针对一款LQFP塑封器件,利用ANSYS有限软件建立了三维模型,根据断裂参数——J积分,讨论分析了芯片/塑封料界面的三种分层区域模型,得到了分层的主要扩展模型,即凸形分层区域,同时提出了一种分层扩展趋势的新模型,进而对凸形分层模型探讨了温度和裂纹半径对器件分层的影响。仿真数据表明,在极端低温或高温下,器件的分层区域容易扩展;而在一定的应力条件下,裂纹扩展的趋势会受到裂纹半径大小的影响。     

避免MOS管在测试时受EOS损坏的方法

由于MOS管是浅结系列产品,极有可能在测试时遭到静电击穿或过压过流而损坏。文中主要介绍MOS管在测试过程中,会造成实际测试时器件加上了允许的最大电压、电流或功率而导致器件损坏的情况。例如,在测试过程中电源连接不良,测试片与器件接触不良,管脚接错,在测试程序中未设置正确的电压和电流钳位或DUT板损坏等。然后,针对此类现象的发生,提出了在测试过程中应采取的相应措施,从而有效地保证产品质量。     

Stress analysis in silicon die under different types of mechanical loading by finite element method (FEM)

Stress analysis is of crucial importance in the design of components and systems in the electronics industry. In this paper, the authors present a new strength criterion combined with finite element analysis (FEA) to predict the failure stress of silicon die. Several different models of pushers were designed to apply load in the vfBGA reliability test until some units failed the electrical test. Meanwhile, finite element analysis was performed in order to find the location of the highest stress and the expected modes of failure. In the simulation, a parametric study of the effect of different types of pushers on the internal stress of the die is carried out and the failure stress can be determined eventually. The potential for chip damage under certain pushers during electrical tests has been assessed and the relationship between the maximum principal stress and the thickness of the silicon die is also explored.     

TSOP封装脱模中硅片碎裂失效的有限元分析

针对TSOP封装在塑封工艺中脱模时可能发生的芯片碎裂,利用有限元法模拟封装脱模过程阐明了芯片碎裂失效的机制.研究表明,模具内表面有机物形成的局部沾污可能阻碍芯片的顺利脱模,导致硅片内产生较大的局部应力并碎裂失效.通过模拟在不同的沾污面积、形状和位置下的封装脱模,确认了最可能导致失效的条件.芯片碎裂失效可以通过使用高弹性模量的塑封料或减小硅片尺寸得以改善.     

芯片叠层封装的失效分析和热应力模拟

通过高温高湿加速实验对双芯片叠层封装器件的失效进行了研究,观察到存在塑封料与上层芯片、BT基板与塑封料或贴片胶的界面分层和下层芯片裂纹等失效模式．结合有限元分析对器件内热应力分布进行了计算模拟,分析了芯片裂纹的失效机理,并从材料性能和器件结构角度讨论了改善叠层封装器件可靠性的方法．     

关于PBGA中“爆玉米花”现象的分析

本文运用断裂力学法分析塑料焊球阵列封装(PBCA)的爆玉米花现象,专门对封装粘片中发生的裂纹,粘片中的裂纹增大以及焊料掩模和铜之间界面处裂纹增大进行研讨,通过两种方法(裂纹尖端开度位移法和有效裂纹闭合技术)确定裂纹尖端参数,诸如应变能释放率,应力强度系数及不同裂纹长度的相角。     

固化残余应力对倒装焊器件热–机械可靠性的影响

采用底充胶的与固化过程相关的粘弹性力学模型,通过有限元仿真的方法,模拟了底充胶的整个固化过程,计算出了热循环加载下硅片、底充胶/硅片界面、底充胶内部的应力分布及其幅值大小.结果表明:底充胶的固化过程及由此产生的固化残余应力不但使得硅片中的最大垂直开裂应力位置偏离中心线达1.6 mm之多,而且还劣化了热循环加载下底充胶中应力幅值约6.25%.最后得出了固化残余应力对倒装焊器件热–机械可靠性的影响是不可忽略的结论.     

固化残余应力对倒装焊器件热-机械可靠性的影响

采用底充胶的与固化过程相关的粘弹性力学模型,通过有限元仿真的方法,模拟了底充胶的整个固化过程,计算出了热循环加载下硅片、底充胶/硅片界面、底充胶内部的应力分布及其幅值大小。结果表明:底充胶的固化过程及由此产生的固化残余应力不但使得硅片中的最大垂直开裂应力位置偏离中心线达1.6 mm之多,而且还劣化了热循环加载下底充胶中应力幅值约6.25%。最后得出了固化残余应力对倒装焊器件热–机械可靠性的影响是不可忽略的结论。     

底充胶固化工艺对低k倒装焊器件可靠性的影响

利用四点弯曲实验测试了一组芯片(30片)的强度,使用威布尔统计模型描述了芯片失效率的分布,预测了在后续热循环过程中芯片的失效概率。通过有限元软件研究了底充胶固化工艺对芯片上方垂直开裂应力、焊点等效塑性应变及低k层最大等效应力的影响。结果表明:与未经固化的相比,底充胶固化工艺使得芯片的失效率从0.08%增大到0.37%,焊点的等效塑性应变增大约7倍,低k层的最大等效应力增大约18%。     

OLED金属走线弯折过程裂纹扩展有限元分析

针对OLED面板COF(Chip on Film)连接过渡区在弯折过程中易发生金属走线断裂的问题,本文对金属走线中裂纹的扩展机理以及抑制裂纹扩展的方法进行了研究。基于复合材料界面裂纹偏转与穿透理论分析了金属走线与有机光阻界面处的裂纹扩展方式,比较了两种金属走线结构在裂纹扩展过程中的应力强度因子变化。仿真结果表明,金属走线与有机光阻的裂纹倾向于沿垂直走线的方向扩展,裂纹沿着界面扩展的趋势很小。对比两种不同金属走线(环状与条状)的应力强度因子发现,环状金属走线内部靠近孔处的应力强度因子降低了95%,能有效抑制金属走线中的裂纹扩展。     

Vertical die crack stresses of Flip Chip induced in major package assembly processes

This paper focuses on the FEM prediction of vertical die crack stresses in a Flip Chip configuration, induced in the major package assembly processes and subsequent thermo-mechanical loading. An extended Maxwell model is used to describe the time dependent inelastic behavior of the solder bumps. Two types of viscoelastic models, describing the mechanical properties of underfill resin during and after the curing process, are used. The die stresses caused by both the soldering and the underfill curing processes are obtained. These stresses are used as initial stress-state for the further modeling of subsequent thermal cycling. Using this methodology, the complete die stress evolution in a selected Flip Chip can be obtained, the physics of thermal stress induced vertical die cracks can be better understood and the possible die cracks can be reliably predicted.