一种新的基于查找表的时钟性能驱动的增量式布局算法

提出了一种新的时钟性能驱动的增量式布局算法,它针对目前工业界较为流行的标准单元布局,应用查找表模型来计算延迟.由于在布局阶段较早地考虑到时钟信息,可以通过调整单元位置,更有利于后续的有用偏差时钟布线和偏差优化问题.来自于工业界的测试用例结果表明,该算法可以有效地改善合理偏差范围的分布,而对电路的其它性能影响很小.     

基于电路裁剪的统计时钟偏差估计方法

随着集成电路特征尺寸的不断缩小,工艺偏差引起时钟偏差的不确定性,导致时钟偏差呈现出一定的统计特性。分析了哪些时钟路径可能会成为最长、最短路径,提出了一种基于电路裁剪的统计时钟偏差估计方法,可以快速估计时钟偏差的统计特性。实验结果表明,提出的算法可以在很小的精度损失下提高电路模拟的速度。     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法,它综合了top-down和bottom-up两种时钟树拓扑产生方法,以最小时钟延时和总线长为目标,并把合理偏差应用到时钟树的构造中.电路测试结果证明,与零偏差算法比较,该算法有效地减小了时钟树的总体线长,并且优化了时钟树的性能.     

标准单元模式下的一种时钟驱动增量式布局算法

增量式布局是适应高性能布局设计要求而出现的一种新型布局方法。本文针对时钟设计中的有用偏差时钟布线问题，提出了一种标准单元模式下时钟性能驱动的增量式布局算法CEP。该算法通过局部调整单元位置，重新获得合理的布局，从而降低触发器单元对时钟信号同步性的要求。通过对实际电路的测试，表明CEP算法可以在不破坏原有布局性能参数的前提下，有效地改善触发器单元之间的合理偏差范围，有利于后续的时钟布线。     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法 ,它综合了 top- down和 bottom- up两种时钟树拓扑产生方法 ,以最小时钟延时和总线长为目标 ,并把合理偏差应用到时钟树的构造中 .电路测试结果证明 ,与零偏差算法比较 ,该算法有效地减小了时钟树的总体线长 ,并且优化了时钟树的性能     

一种非零偏差时钟网布线算法

特定的非零偏差时钟网比零偏差时钟网更具优势,它有助于提高时钟频率、降低偏差的敏感度.文章提出了一种新的非零偏差时钟树布线算法,它结合时钟节点延时和时钟汇点位置,得到一个最大节点延时次序合并策略,使时钟树连线长度变小.实验结果显示,这种算法与典型的最邻近选择合并策略相比较,可以减少20%～30%的总连线长度.     

时钟延时及偏差最小化的缓冲器插入新算法

本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法.基于Elmore延时模型,我们得到相邻缓冲器间的延时是缓冲器在时钟树中位置的凸函数.当缓冲器布局使所有缓冲器间延时函数具有相同导数值时,时钟延时达到最小;当所有源到各接收端点路径的延时函数值相等时,时钟偏差达到最小.对一棵给定的时钟树,我们在所有从源点到各接收端点路径上插入相同层数的缓冲器,通过优化缓冲器的位置实现时钟延时最小;通过调整缓冲器尺寸和增加缓冲器层数,实现时钟偏差最小.     

一种多级的零偏差时钟布线

时钟布线是设计高性能ＶＬＳＩ系统的重要一环。本文提出了一种新的多级零偏差时钟布线算法。首先，我们提出了一种基于加权选择的单级时钟树生成算法，在该算法中，基于均衡原则，对各种时钟汇点的负载电容，各时钟子树的延迟时间以及它们根节点之间的距离进行了综合考虑。     

力导向布局算法的数据可视化优化方法

当前传统力导向布局算法在数据可视化布局成型后效果差异大且算法复杂度高,影响数据观察效果。针对上述问题,提出了一种力导向布局算法的优化方法,从算法的可终止性出发,动态调整力导向布局算法的迭代次数,根据模拟退火算法原理,采用退火公式将迭代次数与节点偏差进行关系映射,改进传统力导向布局算法。改进的算法遵循美学标准中的节点偏差,通过建立节点偏差-迭代次数模型,在达到阈值或满足退火公式的结束条件时停止迭代,得到更佳的可视化效果。分析实验得出,改进算法的可视化效果更佳,并且在不同节点数的情况下,最小节点偏差与传统力布局算法相比均有所降低,证明利用该方法可以有效降低最小节点偏差,使布局效果更符合美学标准。     

基于IEEE1588协议的精确时钟同步算法改进

本文详细分析了IEEE1588时钟同步的基本原理,并在此基础上给出一种改进的时间同步方法.该改进的时钟同步算法针对网络传输路径的不对称性引入加权因子,用一定时间窗内的主从时钟偏差样本的算术平均值而不是直接利用主从时钟偏差来调整从时钟,并根据算法的状态改变时间窗N的大小,同时利用方差阈值滤波的方法过滤跳变过大时钟偏差测量值,保证同步算法的稳定性.最后给出Alcatel-Lucent TSS5R系统在实验室的时间性能实验结果.实验结果表明TSS5R时钟同步具有稳定的性能,同步精度达到亚微秒级,可满足PTN产品高精度时钟同步的要求.     

带偏差约束的时钟线网的拓扑构造和优化

提出了一种新的拓扑构造和优化方法,综合考虑了几种拓扑构造方法的优点,总体考虑偏差约束,局部进行线长优化.实验结果表明,它可以有效控制节点之间的偏差,同时保证减小时钟布线树的整体线长.     

一种10ps以下时钟偏差的纯数字电路分频器设计

本文对一款常用任意整数分频器进行改进,提出了一种纯数字、低时钟偏差、可获得任意整数分频结果的时钟分频器设计方案.该分频器由计数器与输出锁存器构成,通过调节逻辑结构与线延迟,完全平衡各时钟传播路径,大幅降低时钟偏差.仿真结果表明,在TSMC 0.13μm CMOS工艺下,当输入时钟频率在600MHz时,时钟偏差可控制在10ps以内.该分频器还包含自测电路,可判断时钟偏差是否满足要求.     

基于频偏估计的无线传感器网络时间同步算法

针对无线传感器网络经典同步算法稳定性较差,时钟相偏和频偏联合校正算法存在高开销等问题,提出一种基于频偏估计的无线传感器网络时间同步算法（CSMS算法）。CSMS算法采用低开销相偏和频偏估计方法,提高了成对节点的同步精度和稳定性;结合分层和广播监听构建了同步策略,能够保证算法的稳定性和同步精度,实现了与邻居节点及根节点的同步,同时优化了同步总开销。实验结果表明,CSMS算法能够有效地平衡同步能耗、同步精度及同步稳定性。     

ASIC后端设计中的时钟树综合

时钟树综合是当今集成电路设计中的重要环节,因此在FFT处理器芯片的版图设计过程中,为了达到良好的布局效果,采用时序驱动布局,同时限制了布局密度;为了使时钟偏移尽可能少,采用了时钟树自动综合和手动修改相结合的优化方法,并提出了关于时钟树约束文件的设置、buffer的选型及手动修改时钟树的策略,最终完成了FFT处理器芯片的时钟树综合并满足了设计要求。     

一个消除单向时延测量中时钟频差和 时钟重置的新方法

单向时延测量对于分析和评价网络端到端性能具有重要的意义.主机之间的相对时钟频差和时钟重置会给单向时延测量引入不容忽视的误差.本文提出了一个基于模糊聚类分析的算法来检测并消除这些误差.大量实验表明:与同类算法相比,该算法有更好的准确性和鲁棒性.而且此算法时间复杂度为O(N).     

一种有效的变线宽时钟布线算法

针对时钟布线提出了一种有效的变线宽算法。该算法通过对时钟树中各树枝延迟敏感度的分析,选择总体最优的连线进行变线宽处理,使得时钟树的路径延迟最小化。在延迟优化后,为了使时钟偏差小于给定的约束,通过变线宽对各种钟汇点的延迟进行全面的再分配,使延迟最大的时钟汇点延迟最小化,而延迟较小的路径延迟适当增加,以进一步改善时钟树延迟。实验结果表明,该算法有较高的运行效率,时钟树的路径路径和时钟偏差得到了显著的改