浅谈SCSI接口技术

多年来以ＩＢＭ ＰＣ及其兼容机占绝对主导地位的微型机,其数据通道主要依赖于ＩＤＥ接口。虽然ＩＤＥ是一项非常成熟和应用广泛的接口技术,具有价格低廉、兼容性好、主板的ＢＩＯＳ能够直接支持、使用和维护方便、技术更新较快等优点,但它的数据传输率和可靠性已不能满足目前计算机中高速数据交换的要求,成为系统数据传输的瓶颈。ＳＣＳＩ接口是小型计算机系统接口（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）的简称,它的前身是 ＳＡＳＩ（附加系统接口）。作为一种可同时连接多台不同类型设备的系统级接口和一…     

总线接口通用转换器的设计与实现

该文介绍了完成不同总线信号转换并互连通讯的方法。它可实现ＩＥＥＥ－４８８并行总线信号及Ｒ－２３２Ｃ串行总线信号之间的相互转换。该文还讨论了按上述方法，使用单片机设计开发的总线接口通用转换器；该转换器可应用于微计算机，工业智能仪器仪表，打印机，绘图仪之间总线接口信号的转换，实现不同总线接口之间的通讯互连。     

微机总线及接口技术的发展

１总线结构的类型 ＰＣ机的系统总线可分 为 ＩＳＡ、ＥＩＳＡ、ＭＣＡ、ＶＥＳＡ、ＰＣＩ、ＡＧＰ等多种标准。 （ １）ＩＳＡ／ＥＩＳＡ／ＭＣＡ／ＶＥＳＡ总线 ＩＳＡ（Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ）,是ＩＢＭ公司为２８６／ＡＴ电脑制定的总线工业标准,也称为ＡＴ标准。ＩＳＡ总线的影响力非常大,直到现在仍存在大量ＩＳＡ设备。 ＥＩＳＡ（Ｅｘｔｅｎｄｅｄ　Ｉｎｄｕｓｔｒｙ　 Ａｒｃｈｉｔｅｃｔｕｒｅ）,是 ＥＩＳＡ集团（由 Ｃｏｍｐａｑ、ＨＰ、ＡＳＴ等组成）专为３２位ＣＰＵ设计的总线…     

高速智能盘控卡设计

高性能微机ＥＩＳＡ总线和外部设备ＳＣＳＩ总线之间设置主适配器，可使系统与外设的数据传输速率得到较大提高，是解决系统Ｉ／Ｏ瓶颈问题的一种有效方法。本文介绍了它的软硬件设计和工作方式，并对设计中的一些问题提出了解决或改进意见。     

PCI总线及其高性能接口控制器

ＰＣＩ总线是一种高带宽、独立于ＣＰＵ的新型总线，总线接口控制器是其应用的关键所在。在讨论ＰＣＩ总线技术特性与接口技术的基础上，介绍一种高性能ＰＣＩ接口控制器芯片集—─ＡＭＣＣ的Ｓ５９３Ｘ系列芯片，详细分析其总线接口与数据路径以及直传特性与客户化支持。     

GHCAD：一个产品模型为基础的CAD／CAM集成系统

ＳＴＥＰ是关于产品数据表达和交换的国际标准，如何将ＳＴＥＰ的方法和规范应用于系统开发是解决计算机集成制造系统（ＣＩＭＳ）开发的关键问题之一。集成化ＣＡＤ／ＣＡＭ系统是ＣＩＭＳ的核心，实现将ＣＡＤ的工程设计功能和ＣＡＭ的制造功能的结合。本文介绍一个产品模型为基础的ＣＡＤ／ＣＡＭ集成系统－ＧＨＣＡＤ。系统采用ＳＴＥＰ的数据交换、建模思想，以产品模型为核心，通过ＳＴＥＰ的标准数据接口ＳＤＡＩ实现了系统的集成。     

RAID系统的设计与实现

容错盘阵列通过采用多盘并发操作和冗余技术，可显著改善Ｉ／Ｏ系统的数据传输率和可靠性。在本文中，我们描述了一个高性能ＲＡＩＤ系统的设计与实现。该ＲＡＩＤ系统基于标准接口（ＥＩＳＡ，总线和ＳＣＳＩ总线）和高效纠错码（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ码），具有高性能、高可靠性和通用性强的特点。本文重点是所设计的ＲＡＩＤ控制器的逻辑结构、设计方法、以及ＲＡＩＤ系统的软件构成、性能评价。最后我们提出了进一步改进设计的努力方向。     

逻辑程序并行推理机EC—PIM的系统设计与实现

本文介绍面向逻辑程序的并行推理机系统ＥＣ－ＰＩＭ。它以逻辑程序设计语言ＰＲＯＬＯＧ为核心，以硬件、软件两方面结合的方式直接实现以ＰＲＯＬＯＧ所描述的推理任务，系统设计基于Ｅａｒｌｅｙ算法，ＶＬＳＩ技术以及适当的系统结构及部件的设计方案，在提出并行推理机及其概念模型的前提下，作出ＥＣ－ＰＩＭ体系结构的设计包括互连结构，公共存储器系统的设计方案，并成功地实现了双八路二级并行逻辑推理模拟机的研制。     

采用标准数据接口SDAI的CAD／CAM系统集成

如何将ＳＴＥＰ的方法和规范应用于系统开发是解决计算机集成制造系统（ＣＩＭＳ）开发的关键问题之一。集成化ＣＡＤ／ＣＡＭ系统是ＣＩＭＳ的核心，实现将ＣＡＤ的工程设计功能和ＣＡＭ的制造功能的结合。本文讨论通过ＳＴＥＰ的标准数据接口ＳＤＡＩ实现系统集成的集成方法，采用ＳＴＥＰ的数据交换、建模思想，实现了一个产品模型为核心的ＣＡＤ、ＣＡＭ集成系统－ＧＨＣＡＤ（高化ＣＡＤ）。     

逻辑程序并行推理机EC─PIM的系统设计与实现

本文介绍面向逻辑程序的并行推理机系统ＥＣ－ＰＩＭ。它以逻辑程序设计语言ＰＲＯＬＯＧ为核心，以硬件、软件两方面结合的方式直接实现以ＰＲＯＬＯＧ所描述的推理任务。系统设计基于Ｅａｒｌｅｙ算法、ＶＬＳＩ技术以及适当的系统结构及部件的设计方案。在提出并行推理机及其概念模型的前提下，作出ＥＣ－ＰＩＭ体系结构的设计，包括互连结构。公共存储器系统的设计方案。并成功地实现了双八路二级并行逻辑推理模拟机的研制。     

EISA总线扩展板的设计

ＥＩＳＡ总线广泛应用于微机。本文介绍了ＥＩＳＡ总线的信号及特点，着重说明了在ＥＩＳＡ，总线上设计Ｉ／Ｏ扩展板、存储器扩展板、总线主设备扩展板的方法。     

EISA系统总经与VESA局部总线

本文主要介绍ＥＩＳＡ系统总线与ＶＥＳＡ局部总线的特点与区别．     

基于多级片上总线的并行图像处理系统设计*

采用基于平台级FPGA的SOC设计方法, 设计了一种基于多级PLB总线的可扩展并行图像处理系统。系统采用总线桥并行扩展处理单元来增加系统处理性能和扩展存储访问带宽;通过数据分发模块实现图像数据输入与处理流水线操作。时序功能仿真与硬件实现表明,该设计能灵活高效地实现系统结构的并行扩展,显著提高了系统并行处理性能。     

基于语义传递的分层事务调度技术的研究

传统的读写事务模型是面向机器的，即事务的每个操作都是对数据库的存取操作，并且事务只有两层：逻辑层和物理层；逻辑层描述对逻辑数据的操作，如对记录的修改，查询等。物理层是描述对磁盘页面的操作；因此，它不能有效地描述应用程序的语义，本文提出了一个３层事务模型，在传统事务模型的基础上增加了一个语义层，该层能有铲地描述应用环境的各种语义，为事务处理提供语义信息。同时设计了基于这种事务模型的并发控制机制，该机     

Microprocessor system buses: A case study

The system bus must provide a standard and stable interface for peripheral devices from different vendors, and to a large extent determines the system performance. Meeting often conflicting design goals of compatibility, interoperability, technology independence, and throughput requires careful consideration of bus parameters and design alternatives. This paper is a case study of seven microprocessor system buses: ISA, EISA, MicroChannel, VME, NuBus, FutureBus, and PCI. While we emphasize modern buses, such as VME64, FutureBus+, and PCI, the veteran ISA bus is still widely used and provides some perspective for discussion and comparison. We discuss bus protocols, throughput, synchronous and asynchronous bus design, Plug-and-Pay, and multiprocessor support. Throughout the paper the focus is on design principles and tradeoffs. As for future developments in the area of microprocessor system buses, we expect that enhancements of the PCI bus will solve problems not addressed by the current PCI 2.1 specification, such as the limited way in which PCI 2.1 supports the use of the bus during long latency transactions. Further development of PCI related standards will enable the use of PCI technology in industrial applications, embedded systems, laptops, and mobile systems.     

Optimal Sorting Algorithms for a Simplified 2D Array with Reconfigurable Pipelined Bus System

In recent years, many researchers have investigated optical interconnections as parallel computing. Optical interconnections are attractive due to their high bandwidth and concurrent access to the bus in a pipelined fashion. The Linear Array with Reconfigurable Pipelined Bus System (LARPBS) model is a powerful optical bus system that combines both the advantages of optical buses and reconfiguration. To increase the scalability of the LARPBS model, we propose a two-dimensional extension: a simplified two-dimensional Array with Reconfigurable Pipelined Bus System (2D ARPBS). While achieving better scalability, we show the effectiveness of this newly proposed model by designing two novel optimal sorting algorithms on this model. The first sorting algorithm is an extension of Leighton's seven-phase columnsort algorithm that eliminates the restriction of sorting only an r times s array, where r ge s^2 , and sorts an n times n array in O(log n) time. The second one is an optimal multiway mergesort algorithm that uses a novel processor efficient two-way mergesort algorithm and a novel multiway merge scheme to sort n^2 items in O(log n) time. Using an optimal sorting algorithm Pipelined Mergesort designed for the LARPBS model as a building block, we extend our research on parallel sorting on the LARPBS to a more scalable 2D ARPBS model and achieve optimality in both sorting algorithms.     

灵活方便的EISA总线

EISA总线广泛应用于IBM PC系列机及其兼容机。本文介绍了EISA总线的定义及功能,阐明了EISA在几种应用场合下的时序波形图,突出了EISA总线灵活方便的特色。     

基于流水光总线阵列上的快速可扩展并行排序算法

在Y．Pan提出的基于流水光总线阵列模型(LARPBS)上使用N个处理器对N个元素进行排序在最好情况下以O(logN)时间，最坏情况下以O(N)时间完成的并行排序算法的基础上，提出了一种LARPBS模型上的可扩展的快速并行排序算法，对N个元素进行排序，使用p(1≤P≤N)个处理器在最好情况下以O(NlogN／p)时间，最坏情况下以O(N^2／p)时间完成排序。另外还提出了一种LARPBS模型上改进的快速高效并行排序算法，该算法对N个元素进行排序使用N个处理器在最好情况下以O(log√N)时间、最坏情况下以O(√N)时间完成排序。