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卷积码生成多项式对通信系统中信道编译码的性能有决定性影响,通常我们利用计算机搜索大约束长度的卷积码生成多项式,在搜索得到的生成多项式中有相当数量是恶性的需剔除,因此必须对搜索到的生成多项式进行检验.判定一个编码器的生成多项式是否是恶性的方法可以是数学推导或Matlab计算.但只适合约束长度较短的卷积码,而当约束长度较大时,运用现有的计算手段很难对编码器生成多项式进行检验.本文提出了一种新的基于GPU的高性能并行运算技术验证卷积码生成多项式的方法,GPU在进行大约束长度卷积码的恶码检验上有明显的速度优势. 相似文献
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基于Welch内积定理(IC定理),导出了归一化零时延互相关函数或零时延内积的绝对最大值δ0的三条基本特性,从而把Welch内积定理演变成了适用于计算量较小、解扩增益较高、有峰值、无旁瓣的δ 相关解扩的扩频码检验方法,即“实用Welch内积定理-扩频码检验方法”,为作者拟定的“δ/θ型基带相关检测/解扩方案”(电讯技术,2012,52(9):1438-1442)的工程应用奠定了扩频码检验与设计的理论基础.这两个检验方法与现存经典(含Welch)扩频码检验方法在参数、结构、判决方式等方面都不相同. 相似文献
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Woven卷积码采用特殊的“编织”方式,将内码解码器的错误以某种形式分散开来,这种结构使其获得良好的纠错性能。本文研究与Woven卷积码级联方式改善空时格码的性能,首先针对级联方式选取合适的STCM(Space-Time Trellis Codes),并提出具体级联方案,最后对非级联STCM系统和以Woven卷积码为外码的级联系统在衰落信道下的性能进行了比较,结果证明了采用Woven卷积码的级联STCM可以获得理想的性能。 相似文献
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卷积码和Turbo码在视频传输中的性能比较 总被引:3,自引:0,他引:3
提出改进的数字视频传输方案和移动信道模型,分析卷积码和Trubo码在不同调制方式的性能仿真结果,得出在AWGN和衰落信道上传输DVB信号时编码方案。 相似文献
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近年来,结构化低密度奇偶校验(LDPC)码的构造方法受到了广泛地关注.本文提出了一种利用最大距离分割(MDS)编码构造结构化LDPC码的思路.该思路将基于两个信息符号的RS码构造LDPC码的方法扩展至适用于所有的MDS码.本文以具有MDS特性的卷积码为例详细描述该构造方法的细节,并构造了码长从255比特到4095比特的高码率LDPC码.由于卷积码的MDS定义不同于线性分组码,因此本文给出了一种对卷积码截短的方法及其必要的证明.仿真结果表明,本文构造MDS-Conv-LDPC码的性能优于随机构造的LDPC码. 相似文献
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性能接近Turbo卷积码的Turbo三维乘积码 总被引:1,自引:1,他引:0
目前一般认为采用迭代译码的Turbo卷积码适合于低码率的情况。而Tur-bo分组码,尤其是Turbo乘积码,则较适合于高码率的应用。文中使用Pyndiah提出的方法研究了Turbo三维乘积码,用试探法对分组失代译码的参数进行了优化实验结果表明,在低码率应用时,例如码率为R=0.536的Turbo三维(32,26,4)^3乘积码的性能已与C.Berrou[1]的Turbo卷积码接近,它也应是低码率纠错应用中一个有竞争力的选择。 相似文献
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简要介绍了卷积编码的矩阵描述及其生成矩阵和校验矩阵的关系,从中得出编码序列与校验矩阵之间的数学关系。从而提出了一种以卷积码的校验矩阵为先验知识的卷积码识别方法,利用卷积码的校验矩阵和编码序列的关系对通信侦察系统得到的数据流进行分析,实现对接收序列的编码方式识别和码同步,为进一步的解码工作创造了条件,并用仿真试验在无误码和有误码2种情况下分别验证了该方法的有效性。 相似文献
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OFDM因能有效对抗频率选择性衰落和窄带干扰,成为802.11无线通信的物理层标准。论文使用不同的编码效率的卷积码,对OFDM系统的抗干扰能力进行仿真,得到对应的信噪比与误码率的关系,并数值分析了编码效率与编码增益之间的折中关系。结果表明,编码效率的损失,则能带来误码率的改善。在语音通信误码率的一般要求下,损失1/3的编码效率可以增加的编码增益,约为3dB. 相似文献
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信道编码是数字通信系统中的重要组成部分,它是保证信号可靠传输的一种重要方式,卷积码以其优越的性能被广泛应用在数字通信系统中。结合无人机信道的特性,研究分析了卷积码的性能特征,选定了适合无人机数据链特性的(2,1,2)卷积码,采用硬件描述语言实现了卷积码编译码器的硬件设计。实验结果表明,在纠错能力范围内,该设计方案能够正确纠错并译码,并且具有较高的译码速率,提高了无人机数据链的通信质量和抗干扰性能。 相似文献
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卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。 相似文献