基于漏区边界曲率分析的射频RESURF LDMOS耐压与导通电阻优化

分析了漏区边界曲率半径与射频RESURF LDMOS击穿电压的关系,指出漏区边界的弯曲对RESURF技术的效果具有强化作用.理论分析与模拟结果表明,满足RESURF条件时,提高漂移区掺杂浓度或掺杂深度的同时相应减小漏区边界的曲率半径,可以在维持击穿电压不变的前提下,明显降低导通电阻.     

改进击穿电压和导通电阻折中性能的线性变化掺杂漂移区RESURFLDMOS晶体管

本文提出了改进击穿电压和导通电阻折中性能的线性变化掺杂漂移区RESURF LDMOS晶体管新结构.用二维器件软件MEDICI对具有线性变化掺杂漂移区的RESURF LDMOS晶体管的性能进行了数值分析并由实验对其结果进行了验证.结果表明:在相同的漂移区长度下,该新结构较之于优化的常规RESURF LDMOS晶体管,它的击穿电压可由178V提高到234V,增加了1.5倍,而比导通电阻却从7.7mΩ·cm²下降到5mΩ·cm²,减小了30%,显示了很好的击穿电压和导通电阻折中性能.实验结果也证实了数值分析的预言.     

薄膜SOI RESURF结构击穿电压分析

提出了基于二维Poisson方程的薄膜SOI降低表面电场(RESURF结构解析物理模型.并在该模型基础上,给出了一种分析薄膜SOI RESURF结构击穿电压的方法.利用这一方法计算了漂移区长度较长的薄膜SOI RESURF结构击穿电压与漂移区掺杂浓度的关系,并定量分析了场SiO2界面电荷密度对击穿电压和漂移区临界掺杂浓度的影响.首次提出了临界场SiO2界面电荷密度的概念,并研究了其与漂移区掺杂浓度的关系.而且计算结果与MEDICI模拟结果符合得很好.这些为漂移区长度较长的薄膜SOI RESURF结构击穿电压的优化设计提供了理论依据.     

RESURF LDMOS功率器件表面场分布和击穿电压的解析模型

提出了RESURF LDMOS功率器件的表面电场分布和击穿电压的解析模型.根据二维泊松方程的求解,得到了与器件参数和偏压相关的表面电场和电势分布解析表达式.在此基础上,推出了为获得击穿电压和比导通电阻最好折中的优化条件.该解析结果与半导体器件数值分析工具MEDICI得到的数值分析结果和先前的实验数据基本一致,证明了解析模型的适用性.     

RESURF LDMOS功率器件表面场分布和击穿电压的解析模型

提出了 RESURF L DMOS功率器件的表面电场分布和击穿电压的解析模型 .根据二维泊松方程的求解 ,得到了与器件参数和偏压相关的表面电场和电势分布解析表达式 .在此基础上 ,推出了为获得击穿电压和比导通电阻最好折中的优化条件 .该解析结果与半导体器件数值分析工具 MEDICI得到的数值分析结果和先前的实验数据基本一致 ,证明了解析模型的适用性     

具有高压互连线的多区双RESURF LDMOS击穿特性

对600V以上级具有高压互连线的多区双RESURF LDMOS击穿特性进行了实验研究,并对器件进行了二维、三维仿真分析.利用多区P-top降场层的结终端扩展作用以及圆形结构曲率效应的影响,增强具有高压互连线的横向高压器件漂移区耗尽,从而降低高压互连线对器件耐压的影响.实验与仿真结果表明,器件的击穿电压随着互连线宽度的减小而增加,并与P-top降场层浓度存在强的依赖关系,三维仿真结果与实验结果较吻合,而二维仿真并不能较好反映具有高压互连线的高压器件击穿特性.在不增加掩模版数、采用额外工艺步骤的条件下,具有30μm高压互连线宽度的多区双RESURF LDMOS击穿电压实验值为640V.所设计的高压互连器件结构可用于电平位移、高压结隔离终端,满足高压领域的电路设计需要.     

具有高压互连线的多区双RESURF LDMOS击穿特性

对600V以上级具有高压互连线的多区双RESURF LDMOS击穿特性进行了实验研究,并对器件进行了二维、三维仿真分析.利用多区P-top降场层的结终端扩展作用以及圆形结构曲率效应的影响,增强具有高压互连线的横向高压器件漂移区耗尽,从而降低高压互连线对器件耐压的影响.实验与仿真结果表明,器件的击穿电压随着互连线宽度的减小而增加,并与P-top降场层浓度存在强的依赖关系,三维仿真结果与实验结果较吻合,而二维仿真并不能较好反映具有高压互连线的高压器件击穿特性.在不增加掩模版数、采用额外工艺步骤的条件下,具有30μm高压互连线宽度的多区双RESURF LDMOS击穿电压实验值为640V.所设计的高压互连器件结构可用于电平位移、高压结隔离终端,满足高压领域的电路设计需要.     

新型双RESURF TG-LDMOS器件结构

研究了采用双RESURF技术的槽栅横向双扩散MOSFET(DRTG-LDMOS).讨论了双RESURF技术对击穿电压的影响,以及DRTG-LDMOS的电容特性.与传统的槽栅器件结构相比,新结构在相同的漂移长度和导通电阻下,击穿电压提高了30V,并表现出优异的频率特性.     

采用双层栅极场板结构的LDMOS器件优化设计

研究了一种N型50 V RFLDMOS器件的结构。该类型器件对击穿电压BV和导通电阻R_(DSon)等直流参数具有较高要求,一般采用具有两层场板的RESURF结构。通过Taurus TCAD仿真软件对器件最关键的两个部分即场板和N型轻掺杂漂移区进行优化设计,在提高器件击穿电压BV的同时,降低了其导通电阻R_(DSon)。最终仿真得到的击穿电压BV为118 V,导通电阻R_(DSon)为23?·mm。     

体硅Double RESURF器件表面电场解析模型及优化设计

提出了体硅double RESURF器件的表面电场和电势的解析模型.基于分区求解二维Poisson方程,获得double RESURF表面电场的解析表达式.借助此模型,研究了p-top区的结深,掺杂浓度和位置,漂移区的厚度和掺杂浓度,及衬底浓度对表面电场的影响;计算了漂移区长度,掺杂浓度和击穿电压的关系.从理论上揭示了获得最大击穿电压的条件.解析结果、验证结果和数值结果吻合良好.     

Experimental and theoretical analysis of energy capability ofRESURF LDMOSFETs and its correlation with static electrical safeoperating area (SOA)

Thermal and electrical destruction of 55 V single and double reduced surface field (RESURF) lateral double-diffused MOSFETs (LDMOSFETs) in smart power ICs are investigated by experiments, simulations, and theoretical modeling. Static safe operating area (SOA) and single pulse dynamic SOA (energy capability) have been studied and correlated. Single RESURF device failure and hence the energy capability is controlled by electrical phenomenon for drain to source voltage near breakdown voltages, whereas the energy capability of the double RESURF device is shown to be controlled by thermal phenomenon for voltage ranges up to about 5 V below the breakdown voltage. Measured energy capability data have been used to obtain critical temperatures for device failure, which decreases with an increase in drain to source voltage. We have empirically shown using experimental data that if the dynamic SOA of the device comes within about 2-5× of the static SOA boundary, the device failure is strongly influenced by avalanche multiplication. An analytical model based on Green's function formulation is derived and proposed which can predict energy capability of LDMOSFETs for a wide range of device geometry. The calculated data show excellent matching with the measurements and are within ±10%. A new technique of distributing power within a device by applying less power at the center and more at the edges is proposed, which realizes significant improvement in energy capability by optimizing the temperature distribution within the device     

Double RESURF nLDMOS功率器件的优化设计

基于漂移区表面具有单个P-top层Double RESURF nLDMOS的结构和耐压机理,提出了具有P-top层终端结构的Double RESURF nLDMOS结构,并通过利用SENTAURUS TSUPREM4和DEVICES软件进行优化设计。P-top层终端结构不仅降低了击穿电压对P-top层参数的敏感度,而且在漂移区引入一个附加的电场峰值,使漂移区电场分布进一步趋于平坦化。与传统Single RESURF和普通Double RESURF器件相对比,击穿电压可以分别提高约13.5%和4%,导通电阻却提高了11.8%和6%,但在满足击穿电压相等的条件下,该结构通过控制P-top层的位置和漂移区剂量可以使导通电阻降低约37%。     

LDMOS漂移区结构优化的模拟

RESURF LDM O S很难兼顾击穿电压和导通电阻对结构的要求。文中采用了D oub le RESURF(双重降低表面电场)新结构,使漂移区更易耗尽。从理论和模拟上验证了D oub le RESURF在漂移区浓度不变时对击穿电压的提高作用以及在保持击穿电压不变的情况下减小导通电阻的效果。同时,在LDM O S结构中加入D oub leRESURF结构也降低了工艺上对精度的要求。为新结构和新工艺的开发研制作前期设计和评估。     

阶梯变掺杂漂移区高压SOI RESURF结构耐压机理研究

研究了阶梯变掺杂漂移区高压SOI RESURF(Reduce SURface Field)结构的器件几何形状和物理参数对器件耐压的影响;发现并解释了该结构纵向击穿时,耐压与浓度关系中特有的“多RESURF平台”现象。研究表明,阶梯变掺杂漂移区结构能明显改善表面电场分布,提高耐压,降低导通电阻,增大工艺容差;利用少数分区,能得到接近线性变掺杂的耐压,降低了工艺难度。     

表面注入D-RESURF器件耐压模型

建立表面注入双重降低表面电场(D-RESURF)结构击穿电压模型。D-RESURF器件在衬底纵向电场和Pb区附加电场的影响下,漂移区电荷共享效应增强,优化漂移区掺杂浓度增大,器件导通电阻降低。分析漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在满足最优表面电场和完全耗尽条件下,导出吻合较好的二维RESURF判据。在理论的指导下,成功研制出900 V的D-RESURF高压器件。     

具有降场电极U形漂移区SOI-LDMOS的耐压特性

提出了一种具有降场电极 U形漂移区 SOI- L DMOS,借助 2 D泊松方程对其场分布进行解析分析和数值分析 ,结果证明该结构在与 RESURF结构相同的耐压下 ,具有器件长度小 ,漂移区浓度高 ,导通电阻小的特点 .这表明降场电极是一种缓和漂移区掺杂浓度和耐压之间矛盾的有效方法 .该结构是一种器件耐压与导通电阻优化的新途径 .     

SJ/RESURF LDMOST

A monolithic lateral double diffused MOSFET (LDMOST) based on the super junction (SJ) concept is proposed to significantly improve the device's on-state and off-state characteristics. The device structure features a split drift region made of two parts: 1) an SJ structure that extends over most of the drift region and 2) a terminating reduced surface field (RESURF) region occupying a portion of the drift region adjacent to the n/sup +/ drain. This structure suppresses substrate-assisted depletion effects and ensures complete depletion and near uniform electric field distribution over the entire drift region. In the on-state, the high conductivity of the SJ drift region results in a significant improvement in the specific on-resistance for a given breakdown voltage (BV) and, hence, a reduction in the on-state, switching, and gate-drive losses. In the off-state, the RESURF region, located near the n/sup +/ drain, effectively neutralizes the substrate-assisted depletion effects and results in high BV.     

阶梯掺杂薄漂移区RESURF LDMOS耐压模型

提出硅基阶梯掺杂薄漂移区RESURF LDMOS耐压解析模型.通过分区求解二维Poisson方程,获得阶梯掺杂薄漂移区的二维表面电场和击穿电压的解析表达式.借助此模型研究击穿电压与器件结构参数的关系,其解析与数值结果吻合较好.结果表明:在导通电阻相近情况下,阶梯掺杂漂移区LDMOS较均匀漂移区的击穿电压提高约20%,改善了击穿电压和导通电阻的折衷关系.     

新型双RESURF TG-LDMOS器件结构

研究了采用双RESURF技术的槽栅横向双扩散MOSFET（DRTG-LDMOS），讨论了双RESURF技术对击穿电压的影响，以及DRTG-LDMOS的电容特性，与传统的槽栅器件结构相比，新结构在相同的漂移长度和导通电阻下，击穿电压提高了30V，并表现出优异的频率特性；     

具有圆形版图的SOI横向功率晶体管三维击穿模型

提出了一个具有圆形版图形状的SOI横向功率晶体管三维解析击穿电压模型,通过在柱状坐标系下求解泊松方程,获得漂移区完全耗尽和不完全耗尽情况下的径向表面电势和表面电场分布,导出N＋N结和P＋N结的击穿电压,并用其研究阴极区曲率半径对击穿特性的影响。最后提出修正的RESURF判据,用于指导在三维空间内对击穿电压和漂移区浓度进行优化。解析结果和MEDICI仿真结果、文献报道的实验结果吻合良好,验证了模型的正确性。