离散小波变换的VLSI架构

这篇论文对小波变换技术及其VLSI实现架构进行了回顾与总结。重点讨论了离散小波变换及其快速算法——Mallat算法。然后对该算法的几种典型VLSI实现架构进行了讨论和比较，并对未来的工作给出了建议。     

低功耗并行的二维离散小波变换的VLSI结构

提出了一种基于提升算法的低功耗并行的二维离散小波变换的VLSI结构。提出结构的同时进行行和列方向的处理,不需要额外的缓存来存储用于列变换的中间变换系数。通过分时复用关键的运算功能模块,该结构同时可以对两行数据进行处理,硬件的利用率达到100%。边界对称扩展通过嵌入式电路实现,大大降低了需要的片上存储器的数量以及对片外存储器的访问,有效地降低了系统的功耗。     

高性能二维9/7离散小波变换VLSI结构

为了降低二维小波变换中的存储消耗并同时提高电路处理速度,提出了一种二维并行的VLSI结构。通过充分挖掘二维变换中行变换和列变换之间的关系,优化了行变换核和列变换核的并行数据扫描输入方式,将9/7小波变换的中间存储降低至4N。同时,采用基于翻转格式的流水线技术,将电路的关键路径缩短至一级乘法器延时,有效地提高了电路处理速度,并通过伸缩电路合并的优化方法将乘法器个数降低至10个,从而有效地减少了硬件资源消耗。     

二维离散小波变换高效低存储VLSI架构设计*

通过改进二维离散小波变换(2D DWT)的提升算法,提出一种高效的硬件架构,可省去行列模块间的转置缓存,减少片内存储器需求,并可利用同一2D DWT架构实现JPEG 2000中的5/3和9/7 变换。对于N×N的图像（N为图像宽度）,进行5/3 变换仅需2N片内缓存,进行9/7变换仅需4N片内缓存,关键路径为一个乘法器的延时。与已有的2D DWT架构相比,本架构省去了行列模块间的转置缓存,并利用折叠技术和流水线技术降低了硬件开销,缩短了关键路径,有效提升了系统性能。     

二维离散小波提升变换算法的并行结构设计

提出了一种二维离散小波提升变换（2DDWT）的2×2并行结构。该结构充分利用了2DDWT算法固有的行并行、列并行、行列并行的三种并行性,有效提高了算法执行速度,同时显著降低了硬件存储需求。处理N×N图像的时间为N2/4+N/2+1,系统存储需求为3N。FPGA实现结果证明了本设计的正确性和有效性。     

用二维离散小波变换图加强Web登录安全

对图像进行二维离散小波变换,定义了一种基于最大值交换、最大值点位记录规则的预测编码,得到了MASK数据和编码图像,针对Web登录安全的薄弱现状,结合随机分形云图和图像信息摘要方法,将MASK数据作为用户证书使用,建立了一种加强登录安全的机制,实验和分析表明这种机制具有很好的安全性和实用意义.     

高性能低存储的2维离散小波变换架构

针对JPEG2000中的5/3小波和9/7小波存在的高存储问题,通过改进离散小波变换(DWT)的提升算法,提出了一种统一的高性能、低存储的2维离散小波变换架构.采用该算法实现的2维离散小波变换架构不仅省去了行列模块间的转置缓存,而且减小了片内缓存的大小.对于N×N大小的图像(N为图像宽度)进行5/32维DWT仅需要2N大小的片内缓存,进行9/7 2维DWT仅需要4N大小的片内缓存,而且通过采用流水线技术还可将关键路径缩短为一个乘法器的延时.和已有的2维DWT架构相比,该统一架构具有更低的片内存储器需求和更高的性能.该架构经Verilog HDL描述,并在ModelSim中验证正确.在Ahera Stratix Ⅱ FPGA EP2S60F1024C4中综合的结果显示,对于1 024×1 024大小的图像,需要1 284个ALUT,片内存储器的大小为4 K,最高频率可达172.56 MHz.     

整数5/3小波变换的VLSI结构优化设计

小波变换已被广泛应用于各种工业控制系统的信号处理部分.对基于提升算法的整数5/3小波变换算法进行了研究,并提出一种优化VLSI结构,该结构内嵌边界数据处理部分,利用有限状态机技术控制各个模块的运行.体现了提升算法的优势,较大的提高了硬件效率和运算速度.     

基于二维离散小波变换的红外图像增强算法

针对红外图像对比度差、噪声较大的缺点,提出一种基于二维离散小波变换的红外图像增强方法。对红外图像进行离散小波变换后,得到图像各个方向的梯度信息,对该信息进行正则化和线性滤波,最后将图像复原,提高了红外图像对比度,同时也降低了噪声。实验结果表明,提出的方法在性能上优于传统的直方图均衡法和反锐化掩膜法。     

总线可重配置的多处理器架构

本文提出了一种全新的总线可重配置的多处理器架构。该架构结合了多核与可重配置处理器的优势，具有并行性高、计算能力强、结构复杂度低并且应用领域广泛灵活的特点。对于该架构的实现，本文提出了VHDL层面的软件模拟。通过简化模型，用多个改进后的VHDL实现的8051核以及可重配置的多路开关进行了软件模拟。     

精度可配置DCT及其VLSI设计

利用离散余弦变换(DCT)能量分布的特性,提出一种精度可配置的DCT及其VLSI结构.根据不同的变换精度需求,通过选择DCT基向量局部最优的分布式算法展开精度,实现了变换精度损失与功耗减少的优化处理;同时对DCT基向量采用正则有符号数(canonical signed digit,CSD)编码,减少了整体电路的硬件资源开销.模拟和综合后的结果表明,该结构适合图像视频等要求低功耗、实时处理领域的可配置性应用.     

高速、可配置RSA密码协处理器的VLSI设计

通过算法级分析和对比RSA原始算法以及改进型模幂模乘算法,提出了一种双重流水线结构的RSA密码协处理器体系结构,该结构具备高速、可配置性能·基于该体系结构,可以根据不同的用户需求,方便地设计出支持各种速度和密钥长度的RSA密码处理器·该体系结构尤其适用于设计高速、高位宽RSA密码芯片;同时其可配置性能也可以满足低速、高位数、高安全性RSA系统的市场需求·另外,基于该体系结构设计的RSA加密IP,非常适合SoC的芯片设计·最后,基于该体系结构设计了一款高速1024b RSA密码加密芯片,采用0·18μm标准单元库设计,实现结果显示,芯片在150MHz时钟频率下能完成每秒5000次1024b RSA加密运算,是国内同类产品中速度最快的·     

面向应用的可重构编译器ASCRA(英文)

在很多应用领域已经开展了可重构计算的研究,但是由于缺乏高层设计工具,设计者需要较深的软件和硬件专业知识才能开发GPP/RAU架构的程序,阻碍了其大规模应用。提出了一种面向应用的可重构编译器——ASCRA的初始架构,它可以自动将C语言映射为VHDL语言,从而解决可重构计算中自动编译工具的瓶颈。ASCRA编译器主要研究软硬件划分技术和面向硬件的优化技术,如脉动阵列、循环流水技术。在ML505开发平台上,设计实现了ASCRA编译器的验证平台,并通过实验给出了核心程序段生成VHDL代码的综合信息。     

Turbo码译码器VLSI结构的研究

探讨了Turbo码Log—MAP译码算法的VLSI实现技术。着重研究了计算状态度量的加比选结构以及实现MAP算法的滑窗法，并对整体译码方案进行了描述。还提出了可行的实现方案。通过实验仿真表明所用的方案能够达到精度要求。     

视频插值算法及其VLSI结构实现

提出一种基于三角分析和高频补偿的视频插值算法及其VLSI实现方法。三角分析能够检测并保护视频图像中的边缘信息;高频补偿技术用来进一步改善插值结果图像的视觉效果。算法的规则性决定了对应的VLSI结构的规则性、紧凑性和视频信号处理的高速度。此算法和它对应的VLSI结构有实用价值。用CMOS工艺实现VLSI结构。仿真实验结果表明,用此算法获得的插值结果图像在主观视觉效果和客观评价指标上优于传统的插值算法。VLSI芯片工作在100MHz频率、1.98V电压下,此结构的功耗为18.96mW。     

工作于CBC模式的AES算法可重配置硬件实现

分组加密算法的工作模式选择对于敏感信息的安全至关重要。文中采用可重配置硬件设计了一个工作于CBC模式的AES核,并对关键单元的硬件设计进行了优化。仿真和实验测试结果表明,设计的AES核能够稳定地工作于CBC模式,实现对敏感信息的高速加密处理。     

电子组织:一种具有自适应能力的可重构仿生硬件结构

具有自适应能力的仿生硬件是容错领域一个新兴的研究方向.同类细胞替换、成体干细胞分化和异类细胞转化等生物机制是人体血液组织健壮性的重要来源.受这些生物机制的启发,提出了一种名为电子组织的自适应可重构多细胞阵列结构.该结构采用了基于标记与识别的数据处理方式,解除了传统多细胞阵列结构中操作与细胞单元间的严格绑定的数据处理方式,使得电子组织具备了更为灵活的细胞单元替换能力,并在此基础上实现了同类细胞替换、成体干细胞分化和异类细胞转化3种仿生机制.这3种机制使电子组织具备了层次化的自我修复能力;成体干细胞分化和异类细胞转化机制又赋予了电子组织自我进化的能力.在FPGA上实现了原型系统,通过故障注入实验验证了原型系统的自我修复能力和自我进化能力;并通过与电子DNA结构的比较,对电子组织的自适应能力进行了分析与讨论.     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．     

基于2D-DWT与FLD的人脸识别算法

基于加权二维离散小波变换(2D-DWT)与Fisher线性判别(FLD),提出一种人脸识别算法。利用db2小波对人脸图像进行2层小波分解,对于分解图像利用FLD法进行特征提取,运用最近邻分类法对提取的特征进行分类识别。在ORL标准人脸图像库上的实验结果证明,该算法能取得较好的识别率。     

A Parallel Dynamically Reconfigurable Architecture Designed for Flexible Application-Tailored Hardware/Software Systems in Future Mobile Communication

The evolving of current and future broadband access techniques into the wireless domain introduces new and flexible network architectures with difficult and interesting challenges. The system designers are faced with a challenging set of problems that stem from access mechanisms, energy conservation, error rate, transmission speed characteristics of the wireless links and mobility aspects. This paper presents first the major challenges in realizing flexible microelectronic system solutions for future mobile communication applications. Based thereupon, the architecture design of flexible system-on-chip solutions in the digital baseband processing for future mobile radio devices is discussed. The focus of the paper is the introduction of a new parallel and dynamically reconfigurable hardware architecture tailored to this application area. Its performance issues and potential are discussed by the implementation of a flexible and computation-intensive component of future mobile terminals.An erratum to this article can be found at