一种快速提取位同步的全数字锁相环

本文提出了一种快速提取位同步的全数字锁相环方案。该方案通过对同步区、反相区以及快慢区的切换,有效地克服了同步时间与量化相位误差的矛盾。具有同步建立时间短、保持时间长、且同步精度高、抗干扰能力强等优点。     

一种快速全数字锁相环

本文根据突发式数字通信快速锁相要求,提出一种位同步信号提取的新的快速全数字锁相环方案.它比一般数字锁相环捕捉速度最大可以提高N/2倍,且环路的同步时间与量化相位误差的矛盾也得到了解决,因而环路精度也大有改善.本文主要以一阶环为例讨论位同步信号提取.     

一种新型高速数字锁相环的研究

本文针对传统方法实现的数字锁相环(DPLL)工作速率低的问题,通过对一种典型的DPLL的分析,找出影响其工作速率的主要因素,研究并提出了一种全新的高速实现方法,并在实验室进行了数据传输位同步提取实验。     

一种快速捕获数字锁相环位同步器

本文给出的数字锁相环位同步器的核心部分是一个单片机系统。文中介绍了同步器的构成、工作原理及数字锁相环的快速捕获性能等技术指标。     

高速CMOS全数字锁相环

高速ＣＭＯＳ全数字锁相环曾庆贵本文介绍高速ＣＭＯＳ全数字锁相环７４Ｉ４Ｃ２９７它是从ＴＴＬ全数字锁相环ＳＮ７４ＬＳ２９７移植过来的，具有相同的功能和管脚排列。７４ＨＣ２９７不但有高速ＣＭＯＳ数字电路的一切优点，还有下列特点：数字设计避免模拟补偿误差；...     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

全数字锁相环电路的研制

介绍了一种全数字锁相环电路工作原理,并讨论了在同步数据通信中,利用Intel8253可编程计数/定时器设计全数字锁相环电路,实现位同步的方法。     

应用于全数字锁相环的时间数字转换器设计

本文将会依据全数字锁相环对时间数字转换器进行设计,其中,全数字锁相环具有粗量化和细量化的不同工作模式。本文旨在提升TDC在细量化工作模式中的测量精度,通过新型的比较器以及解除SR触发器对工作状态的制约关系以达到此目的。最后的仿真结果表明,TDC在粗量化工作模式下能对测量单位能够精确到25纳秒,而细量化工作模式下能够将分辨率降为以皮秒为单位的计量精度。     

全数字锁相环的仿真与实现

锁相环是一个闭环反馈控制系统,具有窄带和自动跟踪特性,广泛应用于各种接收机中。随着接收机数字化程度的提高,模拟锁相环路渐渐淡出工程领域,数字锁相环路的小体积,低功耗等特点使数字锁相环成为锁相电路的主流实现方式。本文给出了数字锁相环路的设计方法,并给出了用FPGA的一个实现实例。     

基于FPGA的全数字锁相环设计

介绍了全数字锁相环的基本构成,分析了各个模块的工作原理,采用Verilog硬件描述语言进行建模,并运用Xilinx公司的ISE Design Suite 14.3软件进行设计仿真及FPGA的硬件验证。     

基于FIFO的高速高精度数据采集技术研究

为了满足数据采集的高速高精度要求,采用FIFO CPLD的结构,实现了采集控制逻辑的精确时序配合,使高速数据采集和数据传输能够同时进行且整个过程无需CPU干预.应用该技术设计了高速高精度数据采集卡,并进行了实际采集精度和采集速率方面的性能测试.结果表明,该卡采集精度达到±1 mV,最大采集速度200 ksps.     

CPLD与绝对式编码器高速通信在高精度高速伺服单元中的应用

本文论述高精高速伺服单元中的CPLD与高精度的绝对式编码器之间如何实现高速通信.     

高速精密运放的模型建立方法研究

针对高速精密运算放大器的高频模型不精确问题,提出了一种建立精确的运算放大器开环增益模型的方法。通过分析高低频段的零极点个数和位置推导出精确的高速精密运放的开环增益数学模型。实验结果表明,建立的新模型与原运放的开环增益相比,数据相对误差不超过4%。新模型可以指导运放频率稳定性补偿设计,具有较好的通用性。     

一种高速高精度比较器的设计

数模转换器(ADC)作为片上集成系统SOC的关键模块,直接决定着SOC的性能.比较器更是在ADC中尤其是逐次逼近型(SAR)ADC中起着非常重要的作用.在SAR ADC中,比较器决定着ADC的速度、精度和功耗等指标,因此说,比较器是SARADC的核心电路.设计了一种应用于12 bit、1 Ms/s采样率SAR ADC的比较器,并提出了估算输入失调电压的新方法.仿真结果表明,在1.8 V,UMC18混合信号工艺下,速度能达到20 MHz,增益达到77 dB,有效分辨的最小电平达到400μV,第一级等效输入噪声仅为94μV.在每级电路存在20 mV失调电压的情况下,该比较器仍能将失调电压有效消除.     

新结构高速高精度采样保持放大器的研究

理论分析表明，带采样／保持(S／H)的采样系统的输入信号最高频率fmax不仅受限于尼奎斯特采样定理，还受限于S／H的孔径时间tAP或孔径抖动时间tAJ。为了减小S／H的捕捉时间tAC和跌落变化率(droop rate)，提出了一种新结构S／H电路，该电路获得了高速40ns的孔径时间和10ns的孔径抖动时间。     

一种高速高精度动态比较器

提出了一种应用于逐次逼近模数转换器的高速高精度比较器。该比较器由2级预放大器、1级锁存比较器以及缓冲电路构成。在前置预放大器中采用共源共栅结构、复位和箝位技术,提高了比较器的精度和速度,降低了功耗。在锁存比较器中引入额外的正反馈路径,提高了响应速度,降低了功耗。将锁存比较器输入对管与锁存结构隔离,降低了踢回噪声的影响,提高了比较器的精度。比较器基于SMIC 0.18 μm CMOS工艺进行设计与仿真。仿真结果表明,在1.8 V电源电压、800 MHz时钟下,比较器的精度为50 μV,传输延迟为458 ps,功耗为432 μW,芯片面积仅为0.009 mm²。     

基于PMSM调速的高精度跟踪系统设计研究

从跟踪系统定位的精确性、跟踪的平稳性需求出发,结合交流伺服电机优良的控制性能,详述了通过采用合理的ARM FPGA芯片组控制策略以及完备的伺服控制芯片IRMCK201完成PMSM调速系统精确控制的方法。该控制策略的使用,提高了系统整体运动性能,实现了硬件资源的最大化利用。同时为交流伺服电机的容量选取方法提供了具有可操作性的参考资料。     

14位高精度高速AD转换器AD9244

AD9244是ANALOGDEVICES公司生产的14位高速高精度AD转换器。它具有750MHz的输入带宽 ,最高允许抽样速率达到65MHz。它专门应用于峰峰值小于2V的小信号模数转换系统 ,其最大的特点就是体积小 ,功耗低 ,精度高。文中介绍了AD9244的主要特点和引脚功能 ,给出了AD9244的典型应用电路。     

基于EDA技术的高速FIFO设计

利用Lattice公司的在系统可编程逻辑器件ispLSI6192芯片构造4个双向、独立的128×9位F IFO高速数据存储栈区(FIFO),并对芯片可编程逻辑编程建立快速地址加1计数器以及FIFO控制逻辑,控制逻辑分别对4个FIFO栈区进行读/写控制;实现将系统的高速数据栈区及其控制逻辑功能在同一个芯片上实现,从而提高计算机数据通信的速度、效率以及提高系统的集成度和降低系统的故障率。     

基于FPGA的高速高精光栅解调器设计

光栅传感器被广泛应用于位移、温度、应力等应变量的测量,光栅解调器测量光栅反射信号的波长位移量的精度决定了光栅传感器测量的准确度.采用嵌入式技术,使用ALTERA公司的高速FPGA器件和Nios-II软核设计了高速高精光栅解调器,其测量精度达到1pm,扫描频率大于2 000Hz.