低功耗ASIC设计技术

当前，ASIC设计的门数越来越多，芯片主频越来越高，导致ASIC的功耗越来越大。从而引起了一系列的问题，如封装、散热、成本和可靠性。由于芯片的功耗正比于芯片工作电压的平方，所以选用低电压工艺是一个很有效的解决途径。而我们现在讨论是在给定工艺条件下如何设计一     

基于门控时钟技术的IC低功耗设计

随着数字集成电路(IC)设计的规模不断增加,降低功耗变得愈加重要。通过对门控时钟技术实现方法的分析,介绍了门控时钟技术降低功耗的有效性。通过应用实例,对逻辑设计门控和存储器门控的具体实现方法进行了详细分析,证明了门控时钟技术能够在不增加物理设计复杂度的前提下,有效降低功耗。同时门控时钟技术还可以改善时序和芯片面积,对现有设计流程不会造成任何影响。     

基于门控时钟技术的低功耗三值D型触发器设计

本文在三值D型触发器的基础上提出了一种低功耗三值门控时钟D型触发器的设计.该设计通过抑制触发器的冗余触发来降低功耗,PSPICE模拟验证了该触发器具有正确的逻辑功能.与三值D触发器相比,该触发器在输入信号开关活动性较低的情况下具有更低的功耗.同时该电路结构可以推广到基值更高的低功耗多值触发器的设计中.     

基于门控结构的低功耗扫描测试方案

针对芯片测试功耗过高,严重影响芯片的良率的问题,提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案,使用Synopsys公司的DFT Compiler软件,完成了一款电力网载波通信芯片的可测性设计。结果表明,该测试方案在不降低响测试覆盖率和不增加测试时间的前提下,最终将测试功耗降低了37.3%。该测试方案能够快速有效地降低芯片测试功耗,具有广泛的应用价值。     

SoC低功耗设计及其技术实现

文章根据低功耗设计理论和方法,分别从系统级、模块级及RTL级三个层次上考虑一款SoC芯片功耗设计。在系统级采用工作模式管理方式,在模块级采用软件管理的方式,RTL级采用门控方式,三种方式的应用大大降低芯片了的功耗。仿真分析表明,该芯片的低功耗设计策略取得了预期的效果,实现了较低的动态功耗与很低的静态功耗。该SoC采用0．18μm CMOS工艺库实现,面积为7．8mm×7．8mm,工作频率为80Mnz,平均功耗为454．268mW。     

基于门控时钟的寄存器传输级功耗优化

随着深亚微米技术的发展,功耗已经成为现代超大规模集成电路设计中的一个主要设计约束。采用插入门控时钟这一技术对芯片的功耗进行优化,针对插入门控时钟造成的可测性、时序等方面的问题进行详细分析,得到相应的解决办法。最后,使用SMIC的0.25μmCMOS工艺库,并用Synopsys的powercomplier进行功耗优化,可以达到很好的效果。     

一种基于门控时钟的低功耗电路实现方案

研究了门控时钟技术在130 nm工艺、基于高阈值标准单元库下的低功耗物理实现方法。详细阐述了多级门控时钟技术的作用机制和参数的设置方法,给出了基于门控时钟的后端实现流程,着重分析了插入门控时钟对时钟偏移的影响并提出解决方案。在中芯国际130 nm工艺下用synopsys公司的DC,IC Compiler,PT,VCS等工具完成物理实现。在10 M时钟下,总功耗降低22.6%,面积也有所减小。     

一种低功耗时钟芯片的设计与实现

本文讨论了一种低功耗时钟芯片的设计与实现。通过分析CMOS电路功耗产生原因,给出了详细的低功耗实现方案。流片后测试表明该芯片工作电流0.17mA,满足低功耗要求。     

低功耗能量回收时钟发生器和触发器的设计

在深入研究能量回收和门控时钟技术的基础上,提出了能量回收时钟发生器和触发器的新型设计方案.该方案在SMIC0.35 μm CMOS标准工艺下,利用Spectre软件进行仿真.仿真结果表明,采用能量回收技术后,新型结构的功耗比传统结构下降约42%;采用门控时钟技术后,新型结构的功耗比传统结构下降约65%.     

基于门控时钟的低功耗CAVLC解码器设计

提出了一种应用于H.264／AVC的低功耗上下文自适应变长编码（CAVLC）解码器的设计方案。对各解码块和内部寄存器分别采用模块级和寄存器级的时钟门控,关闭空闲的时钟,降低了解码器的动态功耗。该设计采用0．25μm工艺,在100MHz时钟约束下,对门控后的解码器进行功耗分析,结果证明CAVLC解码器的功耗降低了65％。     

低功耗心率检测仪设计

根据人体真实信号I导联,以MSP430F5529 Launchpad系统板为核心,设计了一种便携无线心电监视仪。硬件上采用TI公司的高性能模拟器件,以提取微弱的QRS波形的同时,使功耗降到最低;软件上实现了信号调制、信号处理,准确计算心率;显示上以安卓手机作为终端,靠蓝牙进行通讯。实验样机的初步测量结果表明,在安静状态下,心电信号无失真、心率测量误差在3%内。     

一种gshare分支预测器的低功耗设计方法

功耗与性能在高端嵌入武计算系统中都是非常重要的设计指标。基于深度流水处理器中所使用的动态分支预测器的微结构特点，提出了一种利用分页技术来有效的降低gshare分支预测器的功耗的设计方法，详细分析了分支预测器的大小、分页数以及功耗、面积之间的内在关系。     

基于门控时钟的低功耗MCU的设计与实现

文章研究了一种基于门控时钟的低功耗MCU的设计与实现，详细阐述了门控时钟的实现机制，以及为避免引入诱导噪声所采取的措施。经过Power Compiler分析和VCS仿真，使这种基于门控时钟的低功耗MCU在性能几乎没有损失的情况下，降低了5％—15％的功耗，而芯片面积仅增加4％。最后，采用TSMC 0．35um CMOS工艺实现了该低功耗MCU。     

超精密磁悬浮工作台的一种低功耗磁悬浮设计

超精密磁悬浮工作台的磁悬浮部分的设计，将直接影响到系统的动力学性能、空间结构以及热性能等。针对这些性能上的要求，给出了一种三磁极电磁铁及相应的磁悬浮设计，并结合常规双磁极电磁铁的情况，对性能进行了分析和比较。相比之下，该设计可使静态功耗(或发热量)降低50％，具有更合理的空间结构。只需要两个这样的电磁铁便可以实现工作台的磁悬浮(采用双磁极电磁铁则通常需要四个)。最后通过一个应用实例及实验结果，验证了该设计的正确性和有效性。     

低功耗、低灵敏度有源带通滤波器设计的新方法

提出运用低通到带通的频率变换法与阻容细化法相结合的思想,直接利用2阶的低通(LP)滤波器原型电路实现4阶低功耗、低灵敏度的带通(BP)滤波电路的设计新方法。具体而言,通过对低通原型滤波电路进行阻抗变换以及时其对应的RC电路实现所谓“有损的LP-BP变换”,就可以实现带通(BP)滤波电路的设计。选用2阶切比雪夫(Chebyshev)低通滤波器电路为原型,给出4阶带通滤波器的具体设计过程,并通过PSpice软件来验证此种方法的可行性和实用性。     

工作于亚阈值区的低功耗高线性CMOS混频器

设计了一种采用TSMC 0.13μm CMOS工艺实现的2.4GHz低功耗亚阈值有源混频器,已应用于射频卫星电视接收机中。为了取得较高的线性度,该混频器引入交叉耦合技术以及级间匹配技术,并引入电流注入技术以提高混频器的增益。最终芯片测试结果表明,该混频器在仅消耗1.6mW功耗的状态下,输入三阶交调点IIP3高达5.41dBm,增益高达9.07dB,噪声系数为12.05dB。该混频器的版图尺寸为0.91mm×0.98mm。     

SOC技术及系统级低功耗设计

介绍了SOC设计中的IP核可复用技术、软硬件协同设计技术、SOC验证技术、可测性设计技术以及低功耗设计技术。对SOC低功耗设计中的瞬态功耗优化、平均功耗优化以及功耗的物理来源、电容充放电功耗、短路功耗、静电漏电功耗进行了分析。并对典型SOC设计中采取降低芯片和封装电容、降低电源电压,达到降低功耗的技术进行了研究。最后对系统级功耗设计中的电源系统低功耗设计、工作系统低功耗设计进行了探讨。     

一种双模双待USB接口数据卡的低功耗设计

针对市场上双模双待消费类电子产品技术解决方案功耗大的缺点,提出了一种新的技术解决方案,该技术方案在降低产品成本的同时,也降低了消费类电子产品的功耗,提高了产品的可靠性和用户体验。