基于FPGA的LDPC编码设计

针对低密度奇偶校验码(简称LDPC码)的直接编码运算量较大、复杂度高,根据Richardson和Urbanke(RU)建议的编码方案,介绍一种适于在FPGA上实现,利用有效校验矩阵来降低编码复杂度的LDPC编码方案,给出了编码器设计实现的原理和编码器的结构和基本组成.在Quartus Ⅱ 7.2软件平台上采用基于FPGA的VHDL语言实现了有效的编码过程.结果表明:此方案在保证高效可靠传输的同时降低了实现的复杂度.这种编码方案可灵活应用于不同的校验矩阵H,码长和码率的系统中.     

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器.该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度.在Quartus Ⅱ平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少.     

高效低功耗低并行度LDPC编码方法

低密度奇偶校验码(LDPC)是最接近香农极限的纠错码之一,具有优良的性能且被国际通信标准组织广泛采纳为信道编码。CCSDS推荐使用LDPC码作为近地空间和深空探测的信道编码方案。该文提出高效,低功耗,低并行度的LDPC编码方法。该方法通过采用插0和改变循环矩阵的结构实现了对CCSDS标准中推荐的校验矩阵子矩阵大小为奇数的LDPC码的低并行度编码。通过分析编码过程,提出了只对输入信息中的1有效信息位进行编码的方案,减少了编码中移位寄存器的移位次数,大幅度地降低了编码器功耗。文中采用FPGA实现了(8176, 7154)78LDPC码的编码器,结果显示在硬件开销略有增加的情况下,编码功耗大幅度下降,编码速率接近低并行度编码方案。     

非规则LDPC码编码器的FPGA实现

文中硬件实现了一种非规则的低密度奇偶校验码在一定的约束条件下,利用具有一定结构的校验矩阵来降低编码复杂度的LDPC码,并给出了编码器设计实现原理、结构和基本组成。在Quartus 9.0软件平台上采用基于FPGA的Verilog硬件描述语言,在Altera的Cyclone系列型号为EP1C6Q240C8N的芯片硬件平台实现了整个编码过程中所有模块的功能,并通过Matlab验证了编码结果的正确性。同时,该编码方案还可灵活应用于不同码长的系统中。     

面向IEEE802.16e的高效LDPC编码器设计

基于矩阵乘法的高斯消元法提出了一种通用的LDPC编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE 802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件结构,并且由仿真结果可知这种LDPC编码器结构降低了逻辑资源开销,提高了编码速度。     

基于改进LU分解的CMMB标准中LDPC编码器设计

根据CMMB标准中LDPC码校验矩阵的固有特点,设计了一种基于改进LU分解的高性能编码器,并在Altera公司的EP3C120FPGA上实现了该方案。该编码方案充分合理地利用了校验矩阵的循环特性,节约了大量存储器资源。实验结果表明,该编码器具有存储器消耗少、成本低等优点。     

一种可快速编码的QC-LDPC码构造新方法

为解决LDPC码的编码复杂度问题,使其更易于硬件实现,提出了一种可快速编码的准循环LDPC码构造方法。该方法以基于循环置换矩阵的准循环LDPC码为基础,通过适当的打孔和行置换操作,使构造码的校验矩阵具有准双对角线结构,可利用校验矩阵直接进行快速编码,有效降低了LDPC码的编码复杂度。仿真结果表明,与IEEE 802.16e中的LDPC码相比,新方法构造的LDPC码在低编码复杂度的基础上获得了更好的纠错性能。     

一种高效的LDPC编码器的DSP设计与实现

目前,大多数LDPC编码器采用的是FPGA实现,文中根据Richarson和Unbanke提出的有效编码算法,具体分析了基于该算法的编码器在DSPs上的设计思路,并联合考虑校验矩阵的存储与运算,给出一种高效的存储方式和矩阵向量乘法的计算方法.此外,结合DSPs的软件流水功能,对程序进行了优化,使实现编码所需的指令周期大幅减少,从而提高编码速率..     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

星地高速数传系统低复杂度可重构LDPC编码器设计

为满足近地轨道(LEO)卫星星地高速数传系统对高通量、低复杂度、高可靠性信道编码的应用需求,该文提出一种基于国际空间数据系统咨询委员会(CCSDS)近地卫星通信标准低密度奇偶校验(LDPC)码的低复杂度可重构编码器设计实现方案。通过对输入信息比特插0处理和拆分循环矩阵,并分析不同并行度编码的结构特点,实现了可重构编码方案,提高了编码器的灵活性和编码数据吞吐率;采用优化的移位寄存器累加单元,降低了编码器的整体硬件资源规模。在Xilinx FPGA上对提出的编码器进行了实现,结果表明,在125 MHz系统工作时钟下,编码数据吞吐率最高可达1 Gbps,归一化编码数据吞吐率与其它文献并行度相近的编码器相比提高了17.1%,其寄存器资源和查找表资源与相同平台已有方案相比分别降低了13.7%和14.8%。     

An Encoder with Speed over 40Gbps for RC LDPC Codes with Rates Up to 0.96

We propose a class of Rate-compatible (RC) Low-density parity-check (LDPC) codes with a very wide range of code rates.To widen the range of rates,we have developed an optimal transmission scheme to push the upper bound of code rates to 0.96.Characterized by a parity check matrix in a dual-diagonal form,the proposed RC LDPC code can be encoded in linear time.Constructed from shifted identity sub-matrices,the proposed codes are particularly well-suited for the high-speed implementation of parallel encoders.Furthermore,the encoder can be implemented efficiently with several left circular shifters and XOR gates.To maximize the encoding speed,we have proposed a q-parallel encoder architecture,where q is the size of each sub-matrix.The implementation results into Field programmable gate array (FPGA) devices indicate that a 72-parallel encoder for the proposed RC LDPC code with a code rate from 0.5 to 0.96 is capable of reaching a speed of 42 Gigabits per second (Gbps) using a clock frequency of 300MHz.     

GB20600标准的LDPC码的改进

尽管LDPC码已经被GB20600标准采纳作为信道编码,与其它LDPC码相比,在同样码长和码率的情况下,GB20600 LDPC码误码率性能并非最佳;GB20600标准的LDPC码的码长达7493,存在编码复杂性问题,但是GB20600 LDPC码未采用基于校验矩阵的快速算法,这给GB20600 LDPC编解码器的硬件实现带来较大的困难。本文在现有GB20600 LDPC码的设计框架下,对GB20600中LDPC码的校验矩阵进行了修改,在此基础上提出一种有效的LDPC码的快速迭代算法,使编解码器的硬件易于实现。改进后的LDPC码的编码算法具有较低的实现复杂度。仿真结果表明,改进后的LDPC码的误包率性能优于现GB20600中LDPC码的误包率性能。      

LDPC码的级联译码算法的改进与实现

针对中短码长中LDPC码的OSD串行级联译码算法,给出了一种FPGA实现方案。该方案基于FPGA芯片中的块RAM资源,实现了OSD译码中GF(2)上的高斯消元算法,避免了其对逻辑资源的大量消耗。结果表明,该实现方案可在中低端FPGA上实现500 kbit·s^-1吞吐量的LDPC码OSD串行级联译码器。     

准循环LDPC码的部分并行译码算法

IEEE802.16e标准定义的准循环低密度奇偶校验(LDPC)码是一种线性分组码。针对LDPC码校验矩阵的稀疏准循环特性,对基于部分并行结构的归一化最小和(NMS)译码算法进行了研究,给出了译码信息量化和信息交换的方法。通过数值仿真验证了译码算法在高斯信道中的译码性能,并利用现场可编程门阵列(FPGA)对该译码算法进行了实现。     

高速并行LDPC编码的FPGA实现

LDPC码具有优异的误码性能,并被很多协议采用,其中CCSDS规范就采用了LDPC码。符合CCSDS规范的LDPC码编码器的设计目的是满足卫星实际应用的需求,降低卫星信道传输的误码率。实现了8位并行LDPC码编码,并优化了矩阵信息的存储设计。在XC2V3000 FPGA实测中,8位并行编码吞吐量达到800 Mbps。     

基于CCSDS规范LDPC码的FPGA实现

低密度奇偶校验(Low Density Parity Check,LDPC)码具有优异的误码性能,但目前卫星数传系统主要采用RS+卷积级联编码,为此,在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现基空间数据系统咨询委员会(Consultative Committee for Space Data Systems,CCSDS)的LDPC码编码是必要的。介绍了基于CCSDS规范的LDPC码,包括校验矩阵形式和生成矩阵形式。依据(8 176,7 154)LDPC码的矩阵结构,分析了矩阵信息的存储设计。在FPGA上实现了LDPC码串行编码,并详细介绍了编码过程。结合吞吐量的因素,实现了LDPC码并行编码。     

基于矩阵分块的LDPC码快速编码结构研究

低密度奇偶校验(LDPC)码由于具有接近香农限的性能和高速并行的译码结构而成为研究热点。然而,当码长很长时,编译码器的硬件实现变得很困难。文章从编译码实际实现的角度出发,提出一种基于分块的LDPC码下三角形校验矩阵结构,降低了编译码复杂度,不仅可以实现线性时间编码,同时还可以实现部分并行译码。仿真结果表明,具有这种结构的LDPC码和随机构造的LDPC码相比具有同样好的纠错性能。     

Construction of quasi‐cyclic low‐density parity‐check codes with low encoding complexity

Low encoding complexity is very important for quasi‐cyclic low‐density parity‐check (QC‐LDPC) codes used in wireless communication systems. In this paper, a new scheme is presented to construct QC‐LDPC codes with low encoding complexity. This scheme is called two‐stage particle swarm optimization (TS‐PSO) algorithm, in which both the threshold and girth distribution of QC‐LDPC codes are considered. The proposed scheme is composed of two stages. In the first stage, we construct a binary base matrix of QC‐LDPC code with the best threshold. The matrix is constructed by combining a binary PSO algorithm and the protograph extrinsic information transfer (PEXIT) method. In the second stage, we search an exponent matrix of the QC‐LDPC code with the best girth distribution. This exponent matrix is based on the base matrix obtained in the first stage. Consequently, the parity‐check matrix of the QC‐LDPC code with the best threshold and best girth distribution are constructed. Furthermore, bit error rate performances are compared for the QC‐LDPC codes constructed by proposed scheme, the QC‐LDPC code in 802.16e standard, and the QC‐LDPC code in Tam's study. Simulation results show that the QC‐LDPC codes proposed in this study are superior to both the 802.16e code and the Tam code on the additive white Gaussian noise (AWGN) and Rayleigh channels. Moreover, proposed scheme is easily implemented, and is flexible and effective for constructing QC‐LDPC codes with low encoding complexity. Copyright © 2012 John Wiley & Sons, Ltd.