一种低功耗抗差分功耗分析攻击的SM4算法实现

128位的SM4算法是我国公布的第一个商用密码算法,主要应用于无线局域网.为了提高算法的抗差分功耗分析攻击能力,SM4算法采用了加法掩码的方法来抵抗一阶差分功耗分析攻击.通过功耗分析攻击实心眼可以发现,加法掩码后的SM4算法能够有效地抵抗差分功耗分析攻击.为了实现一款面积小、功耗低SM4算法硬件电路,SM4S盒硬件电路采用了PPRM结构.在SMIC 0.18μm的工艺库下功耗仿真值为0.74mW@10MHz,PPRM结构的S盒与复合域方法实现的S盒相比功耗减少了70%.     

分组密码线性部件的抗功耗攻击特性

通过对FPGA实现的分组密码SM4进行实际攻击,发现了SM4的线性部件使其具有抗差分功耗攻击的能力,研究并归纳了一般分组密码中线性部件的结构特性和其抗功耗攻击能力的关系,从而提出了一种针对分组密码的算法设计层面的功耗攻击防护措施.完成了对硬件实现的国密SM4算法的成功的DPA攻击.     

超立方体法在SM4算法S盒中的应用

S盒是商用密码算法SM4中最耗时的一部分,因此构造高性能的S盒具有重要意义.为了显著减少SM4算法进行加解密运算的延时,我们引入了N维超立方体法构造S盒,在硬件电路的实现上,相比于传统S盒的查表法延时缩短6%,面积减少17%.此方法同时适用于其它对称加密算法中的S盒变换,具有可借鉴性.     

针对SMS4轮输出的选择明文能量分析攻击

提出了针对SMS4轮输出的选择明文能量分析攻击,攻击时以一定约束条件选择明文,先攻击出轮迭代函数的输出,再由轮迭代函数的输出反推出对应的轮子密钥,从而实现了以轮输出作为中间数据对SMS4的能量分析攻击,并利用该方法对无防护SMS4算法的能量曲线进行了能量分析攻击,实验表明该攻击方法是行之有效的。     

真实硬件环境下幂剩余功耗轨迹指数信息提取

为获取真实硬件上实现的公钥密码密钥信息,提出了实用功耗分析模型,并归纳出指数信息提取的信息处理方法;利用自主设计实现的功耗分析平台获取了幂剩余算法功耗轨迹图,成功提取出其32bit指数信息;推翻了Messerges等关于使用SPA攻击难以在真实硬件环境下直接获取RSA密钥信息的论断;此外,还验证了静态掩盖算法抗SPA攻击的有效性.     

基于混合整数线性规划的八阵图不可能差分分析

八阵图(ESF)是基于LBlock改进的轻量级分组密码，具有优良的软硬件实现效率。针对ESF算法的安全性，该文借助自动化搜索工具，利用不可能差分分析方法，对算法进行安全性评估。首先结合ESF的结构特性和S盒的差分传播特性，建立了基于混合整数线性规划(MILP)的不可能差分搜索模型；其次利用算法S盒的差分传播特性和密钥扩展算法中轮子密钥间的相互关系，基于一条9轮不可能差分区分器，通过向前扩展2轮向后扩展4轮，实现了对ESF算法的15轮密钥恢复攻击。分析结果表明，该攻击的数据复杂度和时间复杂度分别为2^60.16和2^67.44，均得到有效降低，且足够抵抗不可能差分分析。     

基于硬件控制器的乱序执行抗差分功耗攻击AES芯片

本文描述了一款通过硬件控制器实现乱序执行以抵抗差分功耗攻击（DPA）的AES 芯片。 该芯片实现了高级加密标准（AES）中规定的加密和解密算法。芯片采用细粒度数据流结构, 动态发掘了算法中的字节粒度操作的并发性。文章提出了一个新颖的电路,暂存-匹配-转发 单元（HMF）,作为乱序执行的基本控制结构,将并行的操作以乱序的方式执行。该芯片已 在中芯国际（SMIC）180 纳米工艺下流片。功能测试的结果表明,128 位密钥长度下加密一 组明文的平均功耗为19nJ,裸片面积为0.43mm2。芯片抗功耗攻击的能力通过一个实际攻击 平台进行了评估。实际测试结果表明,在乱序执行情况下,在64000 条样本功耗曲线下无法 识别正确密钥。和确定操作顺序的情况相比,本文提出的通过硬件控制器实现乱序执行的方 法将破解成本至少提高21 倍。     

轻量级分组密码PUFFIN的差分故障攻击

基于代换–置换网络结构的轻量级分组密码算法PUFFIN在资源受限的硬件环境中使用较广泛,差分故障攻击是针对硬件密码算法较为有效的攻击手段。该文针对PUFFIN算法,改进多比特故障模型,通过构建输出差分和可能输入值之间的关系,注入5次故障即可确定单个S盒唯一输入值;在最后一轮加密过程中注入10次故障,成功恢复轮密钥的概率为78.64%,进而可恢复初始密钥。     

针对AES-128算法的密钥优势模板攻击

模板攻击分为模板刻画和密钥恢复两个阶段.针对AES-128算法,模板攻击为每一字节密钥构建256个模板,当攻击者仅获得1000条左右的能量迹时将面临两个问题：一是模板刻画不具有适用性,二是无法恢复正确的密钥.针对这些问题,本文在模板刻画阶段为S盒输出值的汉明重量构建9个模板,利用Panda 2018数据集提供的600条能量迹进行建模;在密钥恢复阶段提出密钥优势叠加的方法,仅需约10条相同密钥加密所产生的能量迹即可有效区分正确密钥,降低了攻击的难度并提高了攻击的成功率.     

一种抗DPA的AES的设计

为了防止智能卡在做加密运算时,旁路信息会通过功耗的变化而泄露,提出了一种抗差分功耗分析攻击的方法.首先研究了AES算法的加密规则,然后采用8位的处理器模拟智能卡,在智能卡上实现了对AES算法中的轮密钥加的差分功耗攻击.为了抵抗轮密钥加的差分功耗攻击,文中在算法级别上提出了一种掩码技术,其核心是用不同的随机量对密码运算过程中明文和密钥进行掩码,实验结果表明,该方法成功地抵抗了差分功耗攻击.     

AES硬件实现的能量分析攻击仿真

首先针对高级加密标准（AES）算法的硬件实现，给出了攻击时刻的汉明能耗模型；然后在行为级进行了基于寄存器数据变化的PA攻击；进一步通过对门级电路的功耗仿真，实现了能耗曲线数据的PA攻击。     

基于FPGA平台的Piccolo功耗分析安全性评估

为了评估Piccolo密码算法的功耗分析安全性,该文提出一种针对Piccolo末轮的攻击模型,基于SASEBO (Side-channel Attack Standard Evaluation BOard)实测功耗数据对该算法进行了相关性功耗分析攻击。针对Piccolo末轮运算中包含白化密钥的特点,将末轮攻击密钥(包括轮密钥RK24L, RK24R, WK2, WK3)分成4段子密钥,逐个完成各个子密钥的攻击,使80位种子密钥的搜索空间从280降低到(2220+2212+216),使种子密钥的恢复成为可能。攻击结果表明,在实测功耗数据情况下,3000条功耗曲线即可恢复80位种子密钥,证实了该攻击模型的有效性和Piccolo硬件面向功耗分析的脆弱性,研究并采取切实有效的防护措施势在必行。     

FPGA上抗侧信道攻击的密码算法实现

密码算法在运行时可能会受到侧信道攻击,抗侧信道攻击的FPGA密码算法实现是目前研究的一个热点。通过随机数保护关键数据的S盒移位掩码法被认为是一种有效的防御手段。采用该方式实现的密码算法在提高运行安全性的同时,可能会带来硬件资源开销的增加及加解密速度的降低。通过对SM4算法的实现表明,采用合适的实现方式时S盒移位掩码法抗侧信道攻击实现对算法硬件资源开销及加解密速度影响不是太大,具有一定的实用价值。     

基于多级协同混淆的硬件IP核安全防护设计

传统硬件混淆从物理级、逻辑级、行为级等进行单层次混淆,没有发挥多级协同优势,存在安全隐患.该文通过对物理版图、电路逻辑和状态跳变行为的关系研究,提出多级协同混淆的硬件IP核防护方法.该方案首先在自下而上协同混淆中,采用虚拟孔设计版图级伪装门的方式进行物理-逻辑级混淆,采用过孔型物理不可克隆函数(PUF)控制状态跳变的方式实现物理-行为级混淆;然后,在自上而下协同混淆中,利用密钥控制密钥门进行行为-逻辑级混淆,利用并行-支路混淆线的方法完成行为-物理级混淆;最后提出混淆电路在网表的替换机制,设计物理-逻辑-行为的3级协同混淆,实现多级协同混淆的IP核安全防护.ISCAS-89基准电路测试结果表明,在TSMC 65 nm工艺下,多级协同混淆IP核在较大规模测试电路中的面积开销占比平均为11.7％,功耗开销占比平均为5.1％,正确密钥和错误密钥下的寄存器翻转差异低于10％,所提混淆方案可有效抵御暴力攻击、逆向工程、SAT等攻击.     

基于正交混淆的多硬件IP核安全防护设计

为了解决集成电路设计中多方合作的成员信息泄漏问题,该文提出一种基于正交混淆的多硬件IP核安全防护方案。该方案首先利用正交混淆矩阵产生正交密钥数据,结合硬件特征的物理不可克隆函数(PUF)电路,产生多硬件IP核的混淆密钥;然后,在正交混淆状态机的基础上,实现多硬件IP核的正交混淆安全防护算法;最后,利用ISCAS-85基准电路和密码算法,验证正交混淆方法的有效性。在台湾积体电路制造股份有限公司(TSMC) 65 nm工艺下测试正交混淆的多硬件IP核方案,正确密钥和错误密钥下的Toggle翻转率小于5%,在较大规模的测试电路中面积和功耗开销占比小于2%。实验结果表明,采用正交混淆的方式能够提高多硬件IP核的安全性,可以有效防御成员信息泄漏、状态翻转率分析等攻击。     

防止差分功耗分析的安全DES模块的MASK技术研究

针对DES加密系统中的差分功耗攻击，提出基于MASK的改进DES_DPA算法，并以此为基础设计了DES_DPA硬件。通过对DES中每轮运算中的子密钥掩码，改变运算过程中晶体管的翻转率，使得功耗曲线的特征随之改变，硬件设计只需增加两个MASK子电路即可实现DES_DPA算法。基于0．25／μm库，DES_DPA模块的综合规模为1914门，最大延时为9．57ns，可工作于100MHz。     

一种有效缩减AES算法S盒面积的组合逻辑优化设计

 通过对AES算法S盒构造原理的研究,利用其中仿射变换的系数具有循环移位的周期性特点对电路结构进行改进,提出一种面积优化的AES算法S盒组合逻辑电路设计方法。该方法基于流水线技术,采用倍频复用的电路结构,较传统结构减少了逻辑资源的使用。经过EDA工具综合仿真和实际系统验证,该方法比Wolkerstorfer和Satoh的S盒有限域实现的硬件规模分别缩减了47.53%和41.49%,比Morioka的S盒真值表实现的硬件规模缩减了21.43%。该设计方案已成功用于一种基于FPGA实现的密码专用处理器设计中。     

基于持续性故障的分组密码算法S盒表逆向分析

基于故障注入的逆向分析技术通过向运行保密算法的设备中注入故障,诱导异常加密结果产生,进而恢复保密算法内部结构和参数.在除S盒表外其他运算结构已知的前提下,本文基于持续性故障提出了一种分组密码算法S盒表逆向分析方法.我们利用算法中使用故障元素的S盒运算将产生错误中间状态并导致密文出错这一特点,构造特殊的明文和密钥,诱导保密算法第二轮S盒运算取到故障值,从而逆向推导出第一轮S盒运算的输出,进而恢复出保密算法S盒表的全部元素.以类AES-128(Advanced Encryption Standard-128)算法为例,我们的方法以1 441 792次加密运算成功恢复出完整S盒表,与现有的其他逆向分析方法进行对比,新方法在故障注入次数和计算复杂度上有明显优势.进一步,我们将该方法应用于类SM4算法,并以1 900 544次加密运算恢复出保密S盒表.最后,我们综合考虑了分组密码算法的两种典型结构Feistel和SPN(Substitution Permutation Network)的特点,对新方法的普适性进行了讨论,总结出适用算法需具备的条件.     

基于多级协同混淆的硬件IP核安全防护设计

传统硬件混淆从物理级、逻辑级、行为级等进行单层次混淆,没有发挥多级协同优势,存在安全隐患。该文通过对物理版图、电路逻辑和状态跳变行为的关系研究,提出多级协同混淆的硬件IP核防护方法。该方案首先在自下而上协同混淆中,采用虚拟孔设计版图级伪装门的方式进行物理-逻辑级混淆,采用过孔型物理不可克隆函数(PUF)控制状态跳变的方式实现物理-行为级混淆;然后,在自上而下协同混淆中,利用密钥控制密钥门进行行为-逻辑级混淆,利用并行-支路混淆线的方法完成行为-物理级混淆;最后提出混淆电路在网表的替换机制,设计物理-逻辑-行为的3级协同混淆,实现多级协同混淆的IP核安全防护。ISCAS-89基准电路测试结果表明,在TSMC 65 nm工艺下,多级协同混淆IP核在较大规模测试电路中的面积开销占比平均为11.7%,功耗开销占比平均为5.1%,正确密钥和错误密钥下的寄存器翻转差异低于10%,所提混淆方案可有效抵御暴力攻击、逆向工程、SAT等攻击。     

针对AES第一轮的汉明重代数攻击研究

将差分功耗分析的汉明重量模型与传统的代数攻击相结合,实现了针对128位密钥的AES密码算法第一轮的功耗代数攻击.在攻击实验中,改进了汉明重量函数,并证明了利用此函数能够通过进一步计算的相关系数r明显区分出正确密钥字节与错误密钥字节,在最短时间内获得正确的真实的全部密钥字节,对比其他同类研究更具适用性和高效性.