如何解决无线手机的困境

当下一代移动电话从单一的语音传输发展到支持对声音、图像和视频传输时, 对巨大的数据流进行传输、接收、压缩和解压缩要求强大的基带处理能力。GPRS 和 HSCSD 使用多重时隙、并行处理来增加数据速率，这就要使基带处理能力增加八倍。按传统的方法，可以由以下途径增加性能: 1) 增加时钟频率;2)增加额外的处理器; 3) 选择一更有力的处理器。增加时钟频率需要比较高的供给电压,功耗会按指数增加。 VLIW 处理器能够以比较低的时钟速度增加性能，但是从整体来看他们价格偏高，而且需要更多的程序内存来储存比较大的指令。较大的内存造…     

利用图形化平台开发多核嵌入式系统

多核、多线程是嵌入式设计的未来趋向 近几年来，处理器的速度遭遇到了瓶颈。在过去40年里摩尔定律表明，每隔18到24个月半导体芯片中晶体管的数量就会增加一倍，而芯片性能也随之线性增长。过去，芯片生产厂商通过增加处理器的时钟速度来提高芯片的性能，如从100MHz到200MHz，再到最近的几GHz。但是在今天，由于功耗和散热的限制，提高时钟速度来增加性能的方法是行不通的了。     

阅读札记

多核处理器上世纪90年代PC应用性能曾与处理器性能相伴发展,随着时间的推移,PC性能因受I/O等外设的拖累而跟不上处理器的性能发展。另一方面,处理器性能提升与功耗增加的矛盾也日益突出。专业人士预测,从目前的功耗密度来推算,再过5年,处理器表面的温度有可能达到核反应堆的高度。针对以上严重问题的答案是开发多核处理器。多核处理器中每个内核都比较简单,性能不算强大,但功耗较低,(只有目前处理器的10%),通过内核的并行处理和片上高速缓存的支持,可提高处理器的整体性能。这样,多核处理器将具有更大的通用性和灵活性。也有利于功耗的降…     

EPC Gen2标签数字电路时钟策略和协议一致性分析

时钟策略是影响EPC Gen2 RFID标签性能的重要因素.为了降低标签的功耗,系统时钟频率在满足协议要求的前提下应尽可能地低.但是,过低的系统时钟可能不满足协议一致性的要求.分析了不同时钟策略对标签数字电路的影响;提出了一种误差位移的方法来降低回发链路频率误差;设计了一种1.28 MHz和2.56 MHz频率的双时钟策略.与1.92 MHZ的单时钟策略相比,双时钟策略可以节约5.66%到9.44%的功耗(CMOS 0.18μm工艺),并提供更大的解码裕量和回发链路频率裕量.     

基于电源管理技术降低嵌入式系统功耗的研究

嵌入式处理器产品既要求提高其性能又要求降低功耗,这是互相矛盾的两个方面。但是,高性能处理必须增加计算复杂度并加快时钟速率,如果采用权宜之计的节省功耗设计方案,是很难实现的。介绍利用B lackfin数字信号处理器系列产品固有的动态电源管理方法来管理功耗,以便在具体的嵌入式应用中优化性能与功耗的关系,较好地解决降低嵌入式系统功耗问题。     

低功耗多核H.264处理器

正当业界纷纷议论低功耗设计之时,2004年Intel将多核思想印入人们的脑海.当时Intel正处在从时钟频率可伸缩转向处理器内核的可伸缩性来设计处理器的转折点.     

UHF RFID标签基带处理器的低功耗设计

随着超高频RFID标签的应用越来越广泛,在提高其性能上的需求也越来越迫切.对于无源标签,工作距离是一个非常重要的指标.要提高工作距离,就要降低标签的功耗.着重从降低功耗方面阐述了一款基于ISO18000-6 Type C协议的UHF RFID标签基带处理器的设计.简要介绍了设计的结构,详细阐述了各种低功耗设计技术,如动态控制时钟频率、寄存器复用、使用计数器和组合逻辑代替移位寄存器、异步计数器、门控时钟等的应用.结果证明,这些措施有效地降低了功耗,仿真结果为在工作电压为1 V,时钟为2.5 MHz时,功耗为4.8 μW;目前实现了前三项措施的流片,测试结果表明工作电压为1 V,时钟为2.5 MHz时,功耗为8.03 μW.     

一种具有良好温度稳定性的低功耗CMOS振荡器北大核心CSCD

设计了一款带有频率自动校准功能的低功耗CMOS RC振荡器。频率校准电路采用全数字实现方式,通过自动调整振荡器的电容阵列将输出时钟调谐到理想的精度。振荡器内部采用线性稳压方式降低振荡电路部分的供电电压来降低功耗,同时通过调谐由相反温度系数电阻组成且具有温度系数补偿的电阻阵列达到良好的温度稳定性。测试结果表明,振荡器的时钟精度由校准前的0.902 MHz提高到校准后的1.000 MHz,当温度从-20℃变化到60℃时,时钟精度稳定在0.2%以内。通过对99颗芯片进行频率统计,6σ范围内的时钟精度在0.8%以内。该振荡器采用TSMC 0.35μm CMOS工艺流片,在3.3V供电电压下模拟电路功耗为19.8μW。     

面临多核挑战路在何方?

芯片的运行频率越来越接近天花板,也就是硬件的物理极限。多核技术可以实现信息处理负载的分散均衡,完成设备性能的提高找到新的出路。实际上,多核技术的意义远不止此。另一方面,即便是对性能要求不高的应用,如果将原本由多个处理器系统承担的负载整合为单一多核系统,也可以降低设备成本和功耗,使电子产品获得更高的性价比。     

“2008集成电路产业链国际合作（上海）论坛”为产业发展献计

摩尔定律仍然有效。Intel企业技术事业部亚太区首席科技官方之熙表示，未来数十年，芯片上集成的晶体管数量仍将会遵循摩尔定律的规律而增加，同时由于处理器频率的提高而带来的功耗和散热的困扰．多核微处理器和SOC将成为未来的发展趋势，到2012年左右．工艺将进步到22nm，一个品片上将集成320亿个晶体管，在提供更高性能的同时，也对编程环境提出新的挑战，同时将压缩OEM业者的生存空间。     

动态电源管理技术优化嵌入式应用性能与功耗比

消费者对采用多媒体嵌入式处理器产品的需求迅速增长,这既要求提高性能又要求降低功耗.但是高性能处理必须增加计算复杂度并加快时钟速率,如果采用权宜之计的节省功耗设计方案,是很难实现的.我们需要的是一种具有战略意义的方法来管理功耗,以便在具体的嵌入式应用中优化性能与功耗的关系.利用Blackfin数字信号处理器(DSP)系列产品固有的动态电源管理能力,可以实现这样的方法.     

一种数据Cache的设计和验证

Cache能够提高DSP处理器对外部存储器的存取速度,提高DSP的性能,设计高性能低功耗的Cache,对于提高DSP芯片的整体性能有着十分重大的意义。描述了DSP芯片中一种高性能低功耗的数据Cache。这种Cache可以通过增加具备重装功能的Line Buffer来减少处理器对Cache的访问频率,从而降低Cache功耗。通过FFT、AC3、FIR三种基准程序测试表明,Line Buffer可以降低35%的Cache访问频率,明显降低了数据Cache功耗。     

异构多核处理器分支预测器研究与设计

为解决单核处理器时钟频率难以提高、处理器功耗逐渐增加等问题,文中提出了一种新型异构多核处理器的设计方案．该结构中增加了B--Cache结构和C--Core控制器,这种新型异构多核处理器避免了流水线因分支预测失误而flush,提高了整个处理器执行效率．     

用于10M/100M以太网的NRZ数据时钟恢复电路

文中采用双环系统,基于改进的Hogge鉴相器,差分电荷泵,以及一个四级环形压控振荡器实现了一种全集成的CMOS时钟恢复电路,时钟恢复的频率为125 MHz,该电路最大程度上的减小了电荷注入、电荷分享等寄生效应的影响.增加一个偏置电路使各模块的工作电源电压降低到2.94 V.整个芯片的功耗降低10%.     

无线传感网络中低功耗处理器的设计和优化

采用90nm工艺设计实现了应用于无线传感网络中的低功耗处理器.为了减小功耗,采用了以下两种方法:(1)采用门控时钟技术来降低动态功耗;(2)采用多阈值电压单元库来减小漏电功耗.通过比较给出了设计优化结果.     

无线传感网络中低功耗处理器的设计和优化

采用90nm工艺设计实现了应用于无线传感网络中的低功耗处理器.为了减小功耗,采用了以下两种方法:(1)采用门控时钟技术来降低动态功耗;(2)采用多阈值电压单元库来减小漏电功耗.通过比较给出了设计优化结果.     

无源UHF RFID芯片中低功耗基带处理器的设计

对UHF RFID标签芯片的数字基带处理器结构及工作原理进行了分析。该基带处理器兼容ISO18000-6C协议。采用一系列先进的低功耗技术,如门控时钟技术、减小工作电压、降低时钟频率等,以降低无源射频识别标签的功耗。整个标签芯片采用TSMC 0.18μm 1P5M嵌入式EEPROM混合CMOS工艺实现。测试结果表明,该芯片正常工作的最低电压仅为1 V,平均电流为6.8μA,功耗为6.8μW,面积仅为150μm×690μm。     

一种基于GALS的四核内部互连及任务调度研究

本文给出一种基于全局异步局部同步(Global Asynchronous Local Synchronous)的四核数字信号处理器(Digital Signal Processor)内部互联设计方案.全局异步局部同步的设计模式可以使四个DSP核心根据任务需要工作在不同的频率域,从而降低芯片的总功耗且避免了全局时钟树设计.多核之间采用DMA通道进行数据交换,在占用较小CPU负担的同时,获得较大数据带宽.本文给出一种任务队列的任务调度机制,用于完成多核之间任务的自助申请调度以及数据流的控制.以MP3的解码程序为例,对任务在多核上的分割方法和调度策略进行详细的阐述.     

指令cache体系结构级功耗控制策略研究

 随着工艺尺寸缩小及处理器频率提高,功耗问题已成为当代微处理器设计面临的主要挑战.传统的指令cache(I-Cache)功耗控制策略一般只单独降低指令cache的动态或者静态功耗.提出的两种改进的功耗控制策略,基于昏睡指令cache体系结构,能够更有效地同时降低指令cache的动态和静态功耗.一种称作"使用双预测端口路预测器的多路路预测策略",另一种称作"基于分阶段访问cache的按需唤醒预测策略",分别用于处理器前端流水线级数保持不变和可以增加额外前端流水线级数两种情形.实验结果表明:与传统的策略相比,提出的两种策略具有更优的能量效率,可以在不显著影响处理器性能的前提下,更有效地降低指令cache和处理器的功耗.     

MIPS引领嵌入式其处理器多核多线程时代

嵌入式应用对处理器性能需求不断增长的同时,对功耗也提出了更高要求.提升频率已经受到功率的限制,多线程计算在单一内核的情况下带来的性能改善十分有限,因此必须引入并行计算实现更高的性能成为必然.为了实现最高的效率,结合多线程和一致的多核具是嵌入式处理器发展的必然,这一点已经从PC桌面处理器的成功得到印证.