自适应快速锁定全数字锁相环设计

针对传统数字锁相环锁相范围小、速度低、精度差等问题,提出了一种自适应快速锁定全数字锁相环(all digital phase-locked loop,ADPLL)。采用PI控制与自适应控制相结合的方法,根据输入相位误差及频率大小,自适应控制器自动改变PI参数,提高了锁相速度并保证了锁相精度;同时环路滤波器采用具有比例积分特性的数字环路滤波器,该环路滤波器易于进行线性描述,并可以保证整个锁相系统稳态静差小,有较小的输出抖动。对提出的锁相环进行理论分析,并采用Verilog HDL语言编写相关代码,采用QuartusⅡ和Modelsim软件进行联合仿真,仿真证明该数字锁相环锁相范围大、速度快、精度高。     

一种具有相位转换模块的全数字延迟锁相环设计

采用开-闭环结合模式的全数字延迟锁相环(ADDLL)兼具快速锁定优势和动态跟踪能力.将相位转换技术应用在一种具有双精度延迟线的开-闭环结合ADDLL中,可将其延迟链中的延迟单元数量减少一半,并减少时间数字转换器所需的触发器个数.运用中芯国际55 nm工艺的仿真结果表明,在1.25 GHz工作频率下,提出的结构仅需10个...     

一种用可编程逻辑器件实现的全数字锁相环路

给出了一种用大规模可编程逻辑器件实现的全数字锁相环（ＤＰＬＬ）及其性能分析和具体的实现电路。     

一种快速全数字锁相环

本文根据突发式数字通信快速锁相要求,提出一种位同步信号提取的新的快速全数字锁相环方案.它比一般数字锁相环捕捉速度最大可以提高N/2倍,且环路的同步时间与量化相位误差的矛盾也得到了解决,因而环路精度也大有改善.本文主要以一阶环为例讨论位同步信号提取.     

一种用于FPGA的快速锁定全数字延时锁定环的设计实现

本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。     

基于PI控制的全数字锁相环设计

针对以往全数字锁相环研究中所存在电路结构复杂、设计难度较大和系统性能欠佳等问题,提出了一种实现全数字锁相环的新方法。该锁相环以数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。应用EDA技术完成系统设计,并进行计算机仿真。仿真结果表明:在一定的频率范围内,该锁相环锁定时间最长小于15个输入信号周期,相位抖动小于输出信号周期的5%,且具有电路结构简单、环路性能好和易于集成的特点。     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

一种用于高速同步数据采集设备的数字锁相环

介绍了一种适用于可编程逻辑器件、为高速同步数据采集设备提供可靠时钟解决方案的全数字锁相环电路。该电路采用路径延时环形数控振荡器，并具备时钟倍频和同步功能，最高工作频率可达100MHz，同步和频率锁定误差不超过1ns。采用标准硬件描述语言设计，可适用于各种可编程逻辑器件，具有简单灵活、可移植性强、易于控制的特点。     

基于FPGA的积分型数字锁相环的设计与实现

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号.本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程；并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果.具有一定的工程实用价值.     

新型可编程锁相环锁定检测器设计

采用SMIC0．18μm工艺设计并验证了一种新型可编程锁相环锁定检测器．锁定检测器使用了新型脉宽检测电路将可编程脉宽检测门限与鉴相器输出相位差脉冲的宽度进行对比,并以此做出锁定判断．新型锁定检测器使用了时钟抽取电路以从锁相环参考时钟和反馈时钟中生成系统时钟,保证了在参考时钟丢失的情况下亦能正常工作．测试结果显示锁定检测器工作正常且能够在不同门限下进行准确地判断．     

全数字锁相环的设计

本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。     

一种新数字锁相环

设计了一种用于通信系统载波同步的新数字锁相环.新锁相环在传统的锁相环基础上添加了一条由快速付立叶变换、频率估计、频率电压转换构成的支路,在必要时这条支路会强制调节压控振荡器的振荡频率.试验结果表明,与传统的锁相环相比,新锁相环的揣获时间缩短了,同步带也增宽了.新数字锁相环适合于有微处理器的数字电路实现.     

一种应用于图像传感器的全数字锁相环设计

针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设计方法。首先,采用动态调节锁定控制算法来降低回路噪声,缩短锁定时间。其次,设计了一个通用单元来实现数字时间转换器(DTC)和时间数字转换器(TDC)的集成,以降低该部分由于增益不匹配引起的抖动。基于180nm CMOS工艺的仿真结果表明,在1.8V电源电压下,该ADPLL能够实现250MHz~2.8GHz范围的频率输出,锁定时间为1.028μs,当偏移载波频率为1MHz时,相位噪声为-102.249dBc/Hz,均方根抖动为1.7ps。     

宽带锁相扫频源设计

根据给出的扫频源设计指标,对PLL＋DDS常用组合方式DDS激励PLL和PLL内插DDS进行了分析比较,确定了一种将两种组合方式的优点充分结合起来新的组合设计方案,并对这种方案进行了可行性分析.分析表明,这种组合方式有效地减小了倍频次数N,实现了宽带低相位噪声,同时利用DDS的超高频率分辨率、高频率精确度、容易实现程控等优点与锁相环良好的窄带跟踪滤波特性相结合,实现了细步长、可程控的宽带扫频功能.实验结果证明了方案的正确性.     

低抖动时钟锁相环设计

采用SMIC0.13μm CMOS工艺,设计实现了一个基于自偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4～16.8mW,可稳定输出的频率范围为25MHz～2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。     

1.6 GHz电荷泵锁相环的设计

设计并实现了一种整数型1.6 GHz电荷泵锁相环,分析了具体电路,并给出设计考虑.该电荷泵锁相环采用0.18 μm CMOS混合信号工艺制造.测试结果表明,电路中心频率1.6 GHz,偏离中心频率1 MHz处的相位噪声为-92.19 dBc/Hz;在1.8 V电源电压下,电路功耗为10 mW.芯片尺寸为100 μm×100 μm.     

一种基于电荷泵锁相环的时钟调节电路设计

设计了一种基于电荷泵锁相环(PLL)的独特时钟调节电路,可调节时钟频率和延时,可纠正时钟偏斜,能够输出不同相位(0°,90°,180°,270°)锁定且低抖动的各种频率信号,锁相环可外部动态配置。该电路可应用于FPGA系统集成电路的时钟发生源电路中,能够提供非常灵活的时钟调节功能。仿真结果表明,该电路满足设计需求。     

多通道锁相光纤束激光器

本文报道了一种基于单频振荡器耦合进入4个光纤放大器的锁相光纤柬激光器．这种激光器可以提供超过600W的相干光束。振荡器调制带宽达到2GHz来增加受激布里渊散射的阂值,然后分出一路光束并频移形成参考光束。振荡器输出通过基于20μm芯径Yb掺杂光纤的终端泵浦的光纤放大器进行放大,以提供每个通道超过260W功率。合成光束形成相干输出,相位误差为1／20λ,并不受光谱展宽的影响。