并行级联Gallager码的动态最大外迭代次数译码方案的研究

PCGC(Parallel Concatenated Gallager Code,并行级联Gallager码)是将LDPC(Low Density Parity Check,低密度奇偶校验)码运用于并行级联编码形式而得到的一种新型编码,它的译码器采用双层迭代的形式.传统的PCGC译码器采用FMSIN(Fixed Maximum Super Iteration Number,固定最大外迭代次数)的方案,在信道SNR(Signal-to-Noise Ratio,信噪比)较低时会导致译码器平均迭代次数,也即译码器复杂度偏高.针对于此,本文提出一种根据信道信噪比状况动态调整译码器中最大外迭代次数的方案,并通过计算机仿真,验证了运用此方案后,译码器复杂度可得到较大程度的降低.     

Turbo码中迭代译码的迭代终止准则研究

本文介绍了Turbo码中迭代译码的两种新的迭代终止准则,并通过仿真研究了这两种迭代终止准则的性能。这两种迭代终止准则都是基于互熵（CE）的概念,但是后一种比CE准则更简单,具有更低的计算复杂度。     

LDPC码的交替迭代分层置信传播译码

低密度奇偶校验码(LDPC)通过迭代译码算法进行译码,例如置信传播算法(belief-propagation)便是其中一种译码方式。标准BP算法是并行译码,在更新所有校验节点及比特节点过程中,使用上一次迭代的更新信息。为了提高一定迭代次数下的收敛速度,在研究不同算法的基础上,如Layered BP算法(LBP)和Shuffled BP算法(SBP),通过改变节点的更新顺序,提出了改进的shuffled迭代译码算法。相对于普通的SBP算法,文章所提改进型SBP算法是传统置信传播收敛速度的两倍,并且在保持性能的同时降低复杂度。最后给出了CMMB标准下LDPC码的仿真结果。     

LDPC码的改进迭代比特翻转译码算法

为提高低密度奇偶校验(LDPC)码的低复杂度硬判决译码算法的性能,提出了一种改进的比特翻转(BF)译码算法,在迭代时利用一个交替的门限模式对多个比特进行翻转,降低了每次迭代时比特被错误翻转的概率,从而有效提高了译码性能.仿真结果表明,与BF算法相比,该算法在保持低复杂度的基础上获得了更好的译码性能和更快的收敛速度.     

LDPC码的译码算法

介绍了LDPC(低密度奇偶校验码)码的BP算法和基于BP的简化译码算法，并在AWGN(加性白高斯噪声)环境下进行了各自的仿真。通过误码性能和译码复杂度两方面的比较表明BP算法的性能更优越，但简化算法的复杂度相对来说有大幅的下降。     

累加交叉并行级联单奇偶校验码的低复杂度译码算法

累加交叉并行级联单奇偶校验(A-CPSPC)码是一种新的纠错编码,其编码结构简单并具有较好的误比特率性能。该文针对A-CPSPC码的局部编码结构提出了一种低复杂度的最大后验(MAP)局部译码算法,该方法利用基于双向消息传递原则的和积算法(SPA)进行局部译码,消除了短环对局部译码性能的影响。分析及仿真表明,传统的置信传播算法并不适用于A-CPSPC码,该文提出的局部译码算法与基于BCJR算法的局部译码算法的性能一致,且复杂度更低。     

一种新的终止LDPC迭代译码算法

在传统的卫星广播系统中,信道纠错通常采用BCH码级联LDPC码的方案以达到良好的误码率性能,例如DVB-S2系统。作为内码的LDPC码通常采用迭代译码,且迭代次数较高才能实现比较好的系统性能。借助BCH级联LDPC的结构,文中提出了将BCH检错嵌套进LDPC每一次迭代译码过程中的新的迭代译码结构。仿真结果表明,新算法以较低的BCH码检错运算复杂度换取了LDPC码迭代次数的明显下降,从而极大降低了迭代译码总体复杂度和译码时延,且整体纠错性能与原始LDPC译码后BCH纠错的算法相比基本保持不变。     

RS码与LDPC码的联合迭代译码

针对RS码与LDPC码的串行级联结构,提出了一种基于自适应置信传播(ABP)的联合迭代译码方法.译码时,LDPC码置信传播译码器输出的软信息作为RS码ABP译码器的输入;经过一定迭代译码后,RS码译码器输出的软信息又作为LDPC译码器的输入.软输入软输出的RS译码器与LDPC译码器之间经过多次信息传递,译码性能有很大提高.码长中等的LDPC码采用这种级联方案,可以有效克服短环的影响,消除错误平层.仿真结果显示:AWGN信道下这种基于ABP的RS码与LDPC码的联合迭代译码方案可以获得约0.8 dB的增益.     

低密度校验码串并行混合迭代译码算法

本文在分析基于校验节点和变量节点的串行置信度传播迭代译码算法的基础上，提出了一种串并行混合置信度传播迭代译码算法。该算法比现有串行算法效率更高，误码率性能十分逼近高复杂度的1阶置信度传播与迭代统计排序结合的并行译码算法。我们的算法是线性复杂度的，可以应用于长码。文中提供了仿真结果，通过对不同译码算法的比较，证实了我们的算法的优秀性能。     

LDPC码的译码算法研究

根据硬件实现的要求,文中研究了LPDC码的译码算法,提出了适合硬件实现的NormaIized Min-Sum译码算法的系数,并在此基础上对该算法的量化范围和量化方案的性能进行了仿真分析,仿真结果表明均匀量化比特5,6和7的选择对于误码性能影响不大,该算法大大降低了计算复杂度和硬件实现难度,具有很好的实用价值.     

基于可靠性的LDPC码软判决解码算法的研究

描述Gallager提出的LDPC码的第一解码方案，在此基础上提出基于可靠性的软判决解码算法。软判决算法充分考虑了接收符号的可靠性信息。为了防止相同位的重复翻转，算法中引入了“禁翻”(taboo)功能。为了快速搜索翻转位，对不满足的校验方程数采用最大投票数排队算法。这些措施的合理应用提高了基于校验和的位翻转解码算法的性能。     

一种兼容Turbo码的LDPC解码器

提出了一种兼容Turbo码的低密度校验码(LDPC)解码器,它可以将Turbo码完全转化为LDPC码来进行解码,由于采用了校验分裂方法来处理由Turbo码转化而来的LDPC码中所存在的短环,从而使其解码性能优于联合校验置信度传递(JCBP)算法0.8 dB,仅仅比Turbo码专用的BCJR算法损失约为1dB.本文提出的通用解码器,为多系统兼容通信设备的应用提供了一种新的、灵活方便的实现途径.     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

Early stopping for the iterative decoding for Q-LDPC

Q-ary low-density parity-check （Q-LDPC） codes have a better performance than those of the binary low-density parity-check （B-LDPC） codes, at short and medium block lengths, but the decoder of Q-LDPC has more complexity. In this article, a new stop criterion is proposed. By analyzing the changes of the maximum posteriori probability of the variable node, the criterion decides whether the iteration of the decoder must be stopped. The simulation results show that the stop criterion can effectively reduce the computation complexity of the Q-LDPC decoder with negligible performance loss.     

FPGA implementation of low complexity LDPC iterative decoder

Low-density parity-check (LDPC) codes, proposed by Gallager, emerged as a class of codes which can yield very good performance on the additive white Gaussian noise channel as well as on the binary symmetric channel. LDPC codes have gained lots of importance due to their capacity achieving property and excellent performance in the noisy channel. Belief propagation (BP) algorithm and its approximations, most notably min-sum, are popular iterative decoding algorithms used for LDPC and turbo codes. The trade-off between the hardware complexity and the decoding throughput is a critical factor in the implementation of the practical decoder. This article presents introduction to LDPC codes and its various decoding algorithms followed by realisation of LDPC decoder by using simplified message passing algorithm and partially parallel decoder architecture. Simplified message passing algorithm has been proposed for trade-off between low decoding complexity and decoder performance. It greatly reduces the routing and check node complexity of the decoder. Partially parallel decoder architecture possesses high speed and reduced complexity. The improved design of the decoder possesses a maximum symbol throughput of 92.95 Mbps and a maximum of 18 decoding iterations. The article presents implementation of 9216 bits, rate-1/2, (3, 6) LDPC decoder on Xilinx XC3D3400A device from Spartan-3A DSP family.     

一种LDPC码在光纤通信系统中的性能分析

针对超强前向纠错(FEC)技术在光纤通信系统中的应用,文章提出了一种构造简单、编码容易实现的低密度奇偶校验(LDPC)码的构造方法,并仿真验证了该LDPC码在光纤信道环境下的译码性能.与常用的RS(255,239)码相比,在相同的码效率下,所构造的码长为4 080的LDPC码能够获得比RS码高2 dB的编码增益.     

LDPC码译码算法及性能分析

为了进一步降低低密度奇偶校验(LDPC)码译码算法的复杂度,基于经典置信传播(BP)译码算法,给出了对数域迭代后验概率对数似然比(APP LLR)算法。通过概率域的和积算法(SPA)和对数域的迭代APP LLR算法的性能仿真及分析可见,迭代APP LLR算法能以较小的性能损失换取复杂度的大幅降低。进一步选用迭代APP LLR算法,结合不同地形条件下的VHF频段信道模型,仿真了LDPC码编译码系统的性能。理论分析及仿真结果均表明,基于迭代APP LLR算法的LDPC码,实现简单,性能优异,具有良好的工程应用前景。     

基于大数逻辑可译LDPC码的译码算法研究

本文提出两种基于可靠度的迭代大数逻辑译码算法,从以下两个方面降低译码复杂度:(1)校验节点使用伴随式信息处理,可节省外信息的计算操作;(2)变量节点使用伴随信息进行总信息的投票计数过程.结合非均匀量化技术,接收信号在判决门限附近获得更加精细的处理.此外,本文利用量化参数和列重比例信息对可靠度偏移方向和幅度进行了设计.仿真实验表明,本文提出的算法能够在很低的量化比特(3~4 bits)下有效工作,具有优良的译码性能和快速的收敛速度.     

High-performance simple-encoding generator-based systematic irregular LDPC codes and resulted product codes

Low-Density Parity-Check (LDPC) code is one of the most exciting topics among the coding theory community.It is of great importance in both theory and practical communications over noisy channels.The most advantage of LDPC codes is their relatively lower decoding complexity compared with turbo codes,while the disadvantage is its higher encoding complexity.In this paper,a new ap- proach is first proposed to construct high performance irregular systematic LDPC codes based on sparse generator matrix,which can significantly reduce the encoding complexity under the same de- coding complexity as that of regular or irregular LDPC codes defined by traditional sparse parity-check matrix.Then,the proposed generator-based systematic irregular LDPC codes are adopted as con- stituent block codes in rows and columns to design a new kind of product codes family,which also can be interpreted as irregular LDPC codes characterized by graph and thus decoded iteratively.Finally, the performance of the generator-based LDPC codes and the resultant product codes is investigated over an Additive White Gaussian Noise (AWGN) and also compared with the conventional LDPC codes under the same conditions of decoding complexity and channel noise.