基于核心生长-力矢量算法的门阵列布局

结合核心生长和力矢量算法的思想,构成核心生长-力矢量(CGFD)算法来实现门阵列模式布局.其中,先利用核心生长将核心单元安置在布局的中心位置,再分别以核心单元为中心,在它们周围放置与之联系紧密的次核心单元,依次类推以减少连线长度;同时运用力矢量法,计算单元之间的拉力,使所受合力最小,从而较大地改善布局结果.实验表明,此算法可行,且对于门阵列布局问题性能优越.     

标准单元模式下的一种快速增量式布局算法

增量式布局是适应高性能设计要求的一种新的布局模式 .它针对电路更改 ,局部地调整单元位置 ,重新获得合理的布局 .本文提出了一种标准单元模式下的快速增量布局算法 .算法采用单元行划分的方法处理布局约束 ,然后将布局调整归结为单元依次插入单元行的问题 ,并构造了一个数学规划求解最佳的插入方案 .同时提出了复杂度为O(n)的双对角线搜索法求解这个特殊的数学规划 .实际电路测试表明算法高效而稳定 ,比简单的启发式算法快十倍 ,并使布局修改减少 2 0 %以上     

标准单元模式下的一种快速增量式分局算法

增量式布局是适应高性能设计要求的一种新的布局模式,它针对电路更改,局部地调整单元位置,重新获得合理的布局,本文提出了一种标准单元模式下的快速增量布局算法,算法采用单元行划分的方法处理布局约束,然后将布局调整归结为单元依次插入单元行的问题,并构造了一人数学人规划求解最佳的插入方案,同时提出了复杂度为O（n）的双对角线搜索求解这个特殊的数学规划,实际电路测试表明算法高效而稳定,比简单的启发式算法快十倍,并使布局修改减少20%以上。     

基于分阶段LFF策略的大规模模块布局方法

提出了一种用于求解大规模VLSI模块布局问题的确定性方法.该方法在"最小自由度优先"原则的基础上,模拟人工布局过程提出了"分阶段布局"的思想.分阶段布局就是将布局过程按照布局完成的比例划分成若干个阶段,再将各种启发式策略适当地应用到各个阶段中,从而改善算法的整体性能.理论上,算法的时间复杂为(N1 N2)O(n2) N3O(n4lgn),其中N1,N2,N3为各个阶段的模块数目,N1 N2 N3=n,且N3＜＜n,比原有的最小自由度优先算法复杂度O(n5lgn)小很多.实验结果也表明该方法很有潜力.     

基于分阶段LFF策略的大规模模块布局方法

提出了一种用于求解大规模VLSI模块布局问题的确定性方法.该方法在"最小自由度优先"原则的基础上,模拟人工布局过程提出了"分阶段布局"的思想.分阶段布局就是将布局过程按照布局完成的比例划分成若干个阶段,再将各种启发式策略适当地应用到各个阶段中,从而改善算法的整体性能.理论上,算法的时间复杂为(N1+N2)O(n2)+N3O(n4lgn),其中N1,N2,N3为各个阶段的模块数目,N1+N2+N3=n,且N3＜＜n,比原有的最小自由度优先算法复杂度O(n5lgn)小很多.实验结果也表明该方法很有潜力.     

一种新的标准单元增量式布局算法

提出了一种新的增量式布局方法W-ECOP来满足快速调整布局方案的要求.与以前的以单元为中心的算法不同,算法基于单元行划分来进行单元的插入和位置调整,在此过程中使对原布局方案的影响最小,并且尽可能优化线长.一组从美国工业界的测试例子表明,该算法运行速度快,调整后的布局效果好.     

一种新的标准单元增量式布局算法

提出了一种新的增量式布局方法W-ECOP来满足快速调整布局方案的要求.与以前的以单元为中心的算法不同,算法基于单元行划分来进行单元的插入和位置调整,在此过程中使对原布局方案的影响最小,并且尽可能优化线长.一组从美国工业界的测试例子表明,该算法运行速度快,调整后的布局效果好.     

一种新的基于单元扩大的拥挤度驱动的布局算法

描述了一种新的基于单元扩大的拥挤度驱动的布局算法．这个方法用概率估计模型和星型模型来评价线网的走线．使用全局优化和划分交替的算法来进行总体布局．提出了单元的虚拟面积的概念,单元的虚拟面积不仅体现了单元的面积,而且指出了对布线资源的需求．单元的虚拟面积可以由单元的扩大策略来得到．把单元的虚拟面积用到划分过程中,从而减小拥挤度．并且使用了单元移动的策略来进一步减小走线的拥挤．用来自美国公司的一些例子测试了这个算法,结果显示布局的结果在可布性方面有了很大的提高．     

一种新的基于单元扩大的拥挤度驱动的布局算法

描述了一种新的基于单元扩大的拥挤度驱动的布局算法 .这个方法用概率估计模型和星型模型来评价线网的走线 .使用全局优化和划分交替的算法来进行总体布局 .提出了单元的虚拟面积的概念 ,单元的虚拟面积不仅体现了单元的面积 ,而且指出了对布线资源的需求 .单元的虚拟面积可以由单元的扩大策略来得到 .把单元的虚拟面积用到划分过程中 ,从而减小拥挤度 .并且使用了单元移动的策略来进一步减小走线的拥挤 .用来自美国公司的一些例子测试了这个算法 ,结果显示布局的结果在可布性方面有了很大的提高     

剩余数系统{2n+1, 2n+1+1, 2n}符号检测设计与优化

提出一个新的针对剩余数模集合{2n+1,2n+1+1,2n},快速的符号检测算法。该符号检测系统仅由3个单元组成,一个n位宽度的仅为保留加法器单元,一个n位比较器单元和一个n位前缀加法器单元,其中进位保留加法器和比较器单元是并行的。实验结果表明,相比于其他剩余数符号检测系统,平均速度提高了约36%,面积相对保留约63%。     

AN ALGORITHM OF K-LINE LOCATION FOR BBL IN LSI/VLSI

In this paper,a K-line location algorithm for building block cells in LSI/VLSI ispresented.When the relative positions of rectangular cells are given,there are 2 states accordingto the two orientations of a cell.It is proved that to find the optimum solution from the 2~N statescan be reduced to calculate the N states in K-line algorithm.So the algorithm is shown veryeffective and can be used with association for cluster method in BBL placement.Under certainconditions,this method can also be used to pesudo BBL placement directly.     

An algorithm ofk-line location for BBL in LSI/VLSI

In this paper, aK-line location algorithm for building block cells in LSI/VLSI is presented. When the relative positions of rectangular cells are given, there are 2 states according to the two orientations of a cell. It is proved that to find the optimum solution from the 2^N states can be reduced to calculate theN states inK-line algorithm. So the algorithm is shown very effective and can be used with association for cluster method in BBL placement. Under certain conditions, this method can also be used to pesudo BBL placement directly.     

基于BSG的时延驱动布局

本文采用BSG (bounded slicing grid) 结构对时延驱动 (timing driven) 或称为性能驱动 (performance driven)布局问题进行了研究和实现,此算法是一种Non-slicing的面向路径的时延优化BBL (Building Block Layout),算法思路简洁,易于实现,实验效果令人满意。     

基于BSG模型的BBL布局

布局是VLSI物理设计的关键步骤之一.对于一般的BBL布局,一个基本问题是如何对布局问题的解进行有效的表示,文献[1]提出了BSG模型并对non-slicing结构的BBL布局进行了成功的表示.文章对BSG模型进行了研究和实现,并在用模拟退火算法实现过程中进行了搜索策略的改进,得到了较好的实验结果.     

混合模拟退火算法解决VLSI布局问题

VLSI布局问题是集成电路物理设计过程中的关键步骤，它直接影响整个设计的成败。Slicing结构是一种简单而高效的布局表示方法，采用正则波兰表达式编码，将模拟退火与禁忌搜索算法结合形成了一种以模拟退火算法为基础的混合算法进行求解，用MCNC benchmarks进行实验，结果表明：文章提出的混合算法比模拟退火算法在求解效率和质量上都有较大的提高。     

具有多目标形状选择的布局方法

本文简述具有多目标形状选择的布局算法,包括结群树的形成、多目标形状的产生及目标函数的选择、布局过程简介以及本算法思想对BBL布局的贡献。文章同时给出本算法对benchmark,工业界及我们选用的实例的运行结果,并和美国U.C.Berkeley的BEAR系统进行了比较。结果表明,本算法无论在质量上或是在速度上,都是令人满意的。本布局系统已于1989年12月在国家攻关项目PANDA系统上,用C语言编程,在SUN、HP、GPX、VAX等机器上实现。     

Placement algorithm for the optimal synthesized design of CMOS logic cells

A systematic placement algorithm is described for the design of CMOS logic cells. Unlike the other placement algorithms that apply only to NAND/NOR circuits or that are very time consuming, the proposed algorithm applies to any kind of CMOS circuit, and has no restriction as to the NAND/NOR circuits. Furthercmore, it applies to both planar and non-planar circuits. In addition, since a very efficient graph-theoretic approach is used as a constructive algorithm which generates a near optimal initial placement combined with an iterative approach by simulated annealing, an optimum result can be obtained in less time. The layout style of a transistor chain is used which, in conjunction with the optimal synthesized design approach using switching network logic, constitutes a systematic method for the design automation of high-speed VLSI circuits.     

Ant colony system application to macrocell overlap removal

We present a novel macrocell overlap removal algorithm, based on the ant colony optimization metaheuristic. The procedure generates a feasible placement from a relative placement with overlaps produced by some placement algorithms such as quadratic programming and force-directed. It uses the concept of ant colonies, a set of agents that work together to improve an existing solution. Each ant in the colony will generate a placement based on the relative positions of the cells and feedback information about the best placements generated by previous colonies. The solution of each ant is improved by using a local optimization procedure which reduces the unused space. The worst runtime is O(n/sup 3/), but the average runtime can be reduced to O(n/sup 2/).