MCS-51单片机实现的快速浮点多字节BCD乘除运算

介绍了高精度的ＢＣＤ浮点乘除运算，它具有运算速度快，不需数制变换及精度高的特点。     

浮点多字节混合扫描快速开平方运算

将扫描的方法引入到微型机上的浮点快速多字节开平方运算中,针对代表目前快速浮点多字节开平方的新运算方法——相对移位法作了进一步的研究,提出了一种新的混合扫描运算方法,使浮点多字节开平方的运算在保持原来精度高、使用方便的特点基础上,运算时间明显缩短。     

快速相对移位法浮点多字节开平方运算

介绍一种可在微型机上由汇编语言完成的快速多字节浮点开平方运算方法，它具有精度高，速度快和使用方便等特点，解决了快速四则运算，特别是乘除法运算之后，为快速的函数运算，如Ｙ＝ｓｉｎ（Ｘ）等打下了基础，要解决函数的快速运算，函数所采用的方法及共数学构造很重，但是作为其基础，大量使用的四则运算及开平方运算的速度也问题的关键所在。     

浮点多字节重叠扫描乘法运算方法

在扫描运算的基础上，介绍了一种重叠扫描算法来提高浮点多字节乘法运算的速度。     

单片微型计算机多字节浮点快速相对移位法开平方运算的实现

本文介绍一种可在微型机上由汇编语言完成的多字节浮点快速开方运算的方法。它具有精度高、速度快和使用方便等特点。在多字节浮点的数学运算中,很多函数运算,特别是复合函数运算都依赖于开方运算,因此,提高开方运算的精度和速度,是触发复杂浮点数学问题的关键所在。     

剖析多字节二进制整数转换为BCD码的子程序

分析多字节二进制整数转移的ＢＣＤ码的子程序转换速率慢的原因，给出新程序，使二进制整数字节数为３，４时的时间分别缩短为原来的８４％和８３％，指出原程序应用范围及扩大应用范围的措施以及的来二进制整数的方法。     

单片微型计算机多字节浮点除法快速扫描运算的实现

在单片微型计算机浮点运算中,对高精度多字节的浮点数据一般采用的是标准边减边移位（试商）的方法,操作时间满足不了快速运算的需要,本文介绍了一种快速扫描的浮点除法方法。     

一种新的基于单片机的多字节浮点快速开平方算法

本文介绍一种可在单片微型计算机上由汇编语言完成的多字节浮点快速开平方运算的方法。它具有精度高、速度快和使用方便等特点。本文采用了“相对移位”的新方法，将相对称我位的试根区长度缩短了一倍，减少了移位时间，与普通的迭代算法平均迭代时间相比速度提高5－10倍。     

基于快速平方根运算的偏移组合平方运算方法

由快速求平方根算法入手 ,针对其运算的过程 ,从另一个角度 ,即根据其特点提出一种新的平方运算方法 ,进一步加以改进并实现 ,并成功地应用于一些小型控制系统中。本算法使浮点多字节平方的运算的速度比单纯用乘法完成的平方运算大大提高。     

定点DSP C55X实现浮点相关运算

引言 DSP结构可以分为定点和浮点型两种.其中,定点型DSP可以实现整数、小数和特定的指数运算,它具有运算速度快、占用资源少、成本低等特点;灵活地使用定点型DSP进行浮点运算能够提高运算的效率.目前对定点DSP结构支持下的浮点需求也在不断增长,主要原因是: 实现算法的代码往往是采用C/C 编写,如果其中有标准型的浮点数据处理,又必须采用定点DSP器件,那么就需要将浮点算法转换成定点格式进行运算.同时,定点DSP结构下的浮点运算有很强的可行性,因为C语言和汇编语言分别具有可移植性强和运算效率高的特点,因此在定点DSP中结合C语言和汇编语言的混合编程技术将大大提高编程的灵活度,以及运算速度.     

Delphi代码优化（三）——浮点篇

忘掉extended extended很大(10字节，如果代码对齐就有12字节)，读写运算都很慢，是优化的大敌。且Delphi2—4对extended的代码对齐有bug。因此，若非必要，不要用extended。     

基于数据流的Java字节码分析

本文基于数据流框架理论,提出了如何将数据流分析方法应用于JAVA字节码中,通过建立数据流与半格、数据流和函数调用图的关系,从而对类型信息进行分析.实验表明该数据流分析方法能够对文件中的类型信息进行较精确的分析.     

处理器中的浮点除法和平方根运算算法

硬件设计中发展了许多除法运算算法，各算法在商收敛性速度、基本硬件单元和数学公式等许多方面均不相同。通过对现在较流行的浮点除法和平方根运算算法进行介绍，分析各浮点除法和平方根运算算法的思路和适合的不同场合，比较各自的优缺点。举例说明LSFT32处理器中浮点除法算法的选择。只有当算法的思路及其特点与运算器的结构相匹配时才能充分发挥速度和规模的优势，所选用的算法才是有意义的。     

处理器中的浮点除法和平方根运算算法

硬件设计中发展了许多除法运算算法,各算法在商收敛性速度、基本硬件单元和数学公式等许多方面均不相同。通过对现在较流行的浮点除法和平方根运算算法进行介绍,分析各浮点除法和平方根运算算法的思路和适合的不同场合,比较各自的优缺点。举例说明LSFT32处理器中浮点除法算法的选择。只有当算法的思路及其特点与运算器的结构相匹配时才能充分发挥速度和规模的优势,所选用的算法才是有意义的。     

基于Microblaze处理器的浮点内积运算设计

浮点内积运算在信号处理与图像处理中有着广泛的应用,本文利用软核处理器灵活性和可扩展性的特点,介绍了基于Microblaze处理器的浮点内积运算结构,设计采用IEEE-754双精度浮点数,通过对DSA电路改进设计出了适合于内积运算的累加电路结构。通过EDK设计平台,在SOPC系统中把内积运算单元通过FSL总线挂载到Microblaze软核处理器上,实现了硬件单元的调用。     

快速浮点加法器设计研究

浮点加法器处于浮点处理器的关键路径,为提高浮点加法器的速度,对浮点加法器的关键部分进行了研究：采用了预测执行,并行运算技术。引用混合加法器,前导“1”检测采用快速的LOPV电路实现,混合加法器由输出选择电路对“ lulp”操作进行合并,提高了运算速度,这些技术在双精度FPU和24位浮点DSP中应用得到了理想的效果。     

基于FPGA自主控制浮点加减控制器设计

为实现一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器,提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下.可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率可达178.317 M,从输入端口到输出端口的延时数据为:最小延时是3.185 ns,最大延时是15.336 ns,耗用的IO输入输出端口占总资源的27.92%,数据表明该控制器提高了运算器的运算速度,且能够自主完成浮点数加/减运算。     

AES中字节代换和列混合的硬件可逆设计

针对AES硬件实现占用大量资源的缺点,对其两个核心计算部件(字节代换和列混合)进行了硬件可逆设计.该设计采用模块复用技术,使字节代换及其逆变换模块最大限度地共享GF(2<'8>)域中的模逆运算单元,而使列混合及其逆变换模块最大限度地共享p(x)乘运算单元,以较小的硬件代价实现了字节代换模块和列混合模块的硬件可逆设计.最后在Xilinx的FPGAVirtexE xev2000e-6上进行了仿真验证,实验结果表明,与其他同类设计相比,新设计方案明显减少了硬件开销.