基于扇出源的同步时序电路和故障并行故障模拟器

从工程应用的角度出发,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况。因此,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快,但研究快速的故障并行的同步时序电路和故障模拟器仍然非常必要。基与扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法。对ISCAS89部分电路的实验结果表明,该模拟器性能良好。     

基于扇出源的同步时序电路故障并行故障模拟器

从工程应用的角度出发 ,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况 .因此 ,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快 ,但研究快速的故障并行的同步时序电路故障模拟器仍然非常必要 .基于扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法 .对 ISCAS89部分电路的实验结果表明 ,该模拟器性能良好     

并行ACOS PX7800增强型系统的开发

并行ＡＣＯＳＰＸ７８００增强型系统是作为并行ＡＣＯＳ系列最高档机型开发的新一代超大规模并行计算机。该系统采用最新的ＣＭＯＳ工艺和高度并行化技术，使系统的ＣＰＵ单体性能达到ＰＸ７８００原机种的１．５倍，与此同时，它还在通用计算机领域内首次实现了由３２台处理机构成的共享存储器型并行系统，从而大大提高了基于传统双极技术的超大型通用计算机的性能。     

PBASE的并行查询处理策略

本文详述了独具特色的ＰＢＡＳＥ并行查询处理策略及实现方法。ＰＢＡＳＥ的并行查询处理策略吸取了原型系统ＸＰＲＳ和Ｖｏｌｃａｎｏ中的先进技术，并基于原来的国产数据库系统ＣＯＢＡＳＥ中查询的流水线策略，具有更高的并行度和更好的可行性。     

面向CAD的程序自动并行化工具APFC

针对并行处理的热点问题,本文分析了面向ＣＦＤ的程序自动并行化工具ＡＰＦＣ。ＡＰＦＣ实现了数组共享变量的识别和相关性分析,能够自动搜索贴内同步和通信点,并自动生成并行划分后的节点源程序。经ＡＰＦＣ处理的程序有很好的可移植性和较高的并行效率。     

ParaGA:一个并行遗传算法的C++类库

介绍了一基于ＰＶＭ并行环境的并行遗传算法的Ｃ＋＋类库ＰａｒａＧＡ的设计和实现,ＰａｒａＧＡ以使用方便和灵活为主要目标,提供了透明的并行机制,使不具有并行程序经验的用户可以方便地编写并行遗传算法的程序,高级用户也可通过类库提供的若干方法来获得的优化的可行性能,类库采用粗粒度模型,支持并行遗传算法的３种迁移模式及ＳＰＭＤ和Ｍａｓｔｅｒ／Ｓｌａｖｅ两种编程模式,ＰａｒａＧＡ也提供了实现负载平衡分与及利用     

MPP系统中并行SWAP的设计与实现

本文详细探讨了ＭＰＰ系统的并行ＳＷＡＰ（对换）管理技术;论述了在分布式共享系统完成私有空间、分布共享空间、节点共享空间以及共享虚存空间的ＳＷＡＰ设计与实现;提出了多机并发的ＳＷＡＰ实现策略;解决了矾面淘汰时多处理器的同步、保护以及多机间物理矾面多副本一致性、Ｃａｃｈｅ一致性、ＴＬＢ一致性等实际问题。     

一个基于Semijoin的并行join算法SBABJ

本文在并行ｊｏｉｎ法ＡＢＪ＾＋的基础上提出一个基于Ｓｅｍｉｊｏｉｎ的改进算法ＳＢＡＢＪ。我们在多台Ｓｕｎ工作站是实现了该算法，并对ＡＢＪ＾＋和ＳＢＡＢＪ＾＋进行了能测试。算法分析和实验结果表明了并行ｊｏｉｎ算法ＳＢＡＢＪ＾＋优于ＡＢＪ＾＋算法。     

基于大粒度的C语言并行化及其实现模型PARA—C

在当前程序自动并行化尚未有突破性进展的形势下，我们提出了小粒度自动并行，大粒度程序员导航的并行化方案，并侧重大粒度并行，给出了对Ｃ语言加入并行描述成分的并行程序设计语言模型ＰＡＲＡ－Ｃ。该文介绍了作者设计ＰＡＲＡ－Ｃ的目的，及其基于大粒度的并行的创建，读写冲突的同步实现，数据通讯等并行特征，在共享内存的存储模式下，对上述并行要素的实现从而编译和运行量上方面进行了讨论，并提供了帮助程序员并行导航的辅     

AP1000＋：对并行编译器上PUT／GET接口的体系结构支持

分布式存储器并行计算机的可扩展性使它们成为解决大型问题的有力的候选机种。象ＨＰＦ，ＦｏｒｔｒａｎＤ和ＶＰＰ Ｆｏｒｔｒａｎ这些新型语言使现有软件能方便地移植这些机器上，现在已制成许多分布式存储器并行计算机，但其中没有一台支持这些语言所需的机制，我们开发了一台型分布式存储器并行计算机ＡＰ１０００＋，即ＡＰ１０００的增强型。通过使用诸如ＮＡＳ并行基准程序等ＶＰＰ Ｆｏｒｔｒａｎ 和Ｃ科学应用，我们模拟     

基于扇出源单故障传播的平行码临界路径跟踪故障模拟

本文提出了一种快速的组合电路故障模拟方法──基于扇出源单故障传播的平行码临界路径跟踪法．临界路径跟踪法是一种十分快速的、但近似的组合电路故障模拟方法，将其同平行码故障模拟结合起来，其效率被进一步成倍地提高．为使其成为一个完全的算法，对每个非停止线扇出源故障，我们采用了平行码单故障传播法．同时，为加快其速度，本文提出了若干加速技术，用于故障模拟的各个部分．例如，事件驱动、多级活动事件栈、测试码标记向量、扩大的停止线以及平行处理时的捕获线概念等等．本算法已用Ｃ语言在ＳＵＮ４／ＳＰＡＲＣＳＬＣ上实现，文中给出了ＩＳＣＡＳ’８５的１０个组合电路的实验结果．     

时序电路测试向量融合算法

时序电路的测试序列通常由各个单故障的测试向量组成.为了减少测试时间和功耗,提出2种测试向量融合算法.借助融合灵活性的概念,2种算法按不同的方式对向量序列进行排序,并以融合深度和代价作为评判准则,构建向量的融合过程,最终生成整个电路的测试序列.该算法与已有的Greedy算法时间复杂度相同,但性能更优.在ISCAS89部分电路上的实验结果表明,采用文中算法可使平均性能分别提高4.96%和8.23%.故障仿真结果表明,文中算法的故障覆盖率有少量提高,故障分辨率变化较小.     

Accelerated Techniques in Stem Fault Simulation

In order to cope with the most expensive stem fault simulation in fault simulation field.several accelerated techniques are presented in this paper.These techniques include static analysis on circuit structure in preprocessing stage and dynamic calculations in fault simulation stage.With these techniques,the area for stem for stem fault simulation and number of the stems requiring explicit fault simulation are greatly reduced,so that the entire fault simulation time is substantially decreased.Experimental results given in this paper show that the fault simulation algorithm using these techniques is of very high efficiency for both small and large numbers of test patterns.Especially with the increase of circuit gates,its effectiveness improves obviously.     

数字电路门级并行逻辑模拟

对基于事件驱动的电路门级并行逻辑模拟算法和相应的电路划分算法进行了研究。在保守协议的基础上,模拟算法采用流水线技术避免了死锁;采用事件打包,消息队列和非阻塞通讯技术减少了消息传递开销。在聚集分解的基础上,电路划分算法对组合或时序电路都可进行非循环划分,保证流水线模拟不会出现死锁。在曙光集群上采用MPI实现了模拟算法,对ISCAS部分电路进行实验,获得了很好的加速比。最后提出采用预模拟方法的电路划分改进方案。     

非线性电路的神经网络故障诊断方法

针对非线性动态电子电路,提出一种基于神经网络的故障诊断方法。通过故障字典的建立,对电路故障响应进行预处理后得到的故障特征作为神经网络的输入,然后利用神经网络对各种状态下的特征向量进行分类决策,对故障类别进行辨识,并对电路进行了可测性分析,从而实现非线性电路的故障诊断。详细的仿真过程及结果表明, 该方法有效地解决了非线性电路辨识难的问题,能较好地对故障模式进行分类,取得了满意的诊断效果。     

A PARALLEL DEMAND-DRIVEN SIMULATION ALGORITHM FOR SIMD COMPUTERS

Abstract

This paper describes nPSA, a parallel algorithm for distributed asynchronous simulation of digital circuits with nominal delays in a massively parallel SIMD environment. Glitch detection and suppression are included, together with a discussion of other factors, such as recon-vergent fan-out and feedback lines. A new set of metrics is also proposed for evaluation purposes. nPSA combines demand-driven and deadlock avoidance protocols in order to deliver high performance compared to typical synchronous parallel simulators. Although its performance greatly depends on the quality of circuit embedding on the host machine, nPSA is independent of the computer architecture and communication protocol used.     

VLSI asynchronous systems: specification and synthesis

Most of today's digital systems are realized using synchronous (i.e. globally clocked) VLSI circuits. For many reasons, it is becoming increasingly hard to build large synchronous circuits. Although several techniques for building non-clocked (i.e. asynchronous) sequential circuits have been known for some time, they have been largely ignored by the digital design community. Recently, however, asynchronous circuits have been enjoying a revival. After reviewing recent research in this area, we take a simple collection of examples and, through them, explain our design system for specifying and synthesizing asynchronous circuits. We show that by being able to work in a framework where circuit activities do not have to coincide with clock pulses, designers obtain several avenues for circuit optimization that are highly promising for creating efficient and modularly expandable circuits.     

Advanced fault collapsing [logic circuits testing]

The partitioning of faults into equivalence classes so that only one representative fault per class must be explicitly considered in fault simulation and test generation, called fault collapsing, is addressed. Two types of equivalence, which are relevant to the work reported, are summarized. New theorems on fault equivalence and dominance, forming the basis of an algorithm that collapses all the structurally equivalent faults in a circuit, plus many of the functionally equivalent faults, are presented. Application of the algorithm to a set of benchmark circuits establishes that identification of functionally equivalent faults is feasible, and that, in some cases, they are a large fraction of the faults in a circuit. The collapsing algorithm applies not only to combinational designs but to synchronous sequential circuits as well     

一个并行容错局网的设计与实现研究

为同时改善ＬＡＮ的可靠性的传输性能，本文提出了并行容错网络概念，实现了一种带有双传输子网的并行容错局网（Ｐ－ＦＴＬＡＮ）。给出了其功能模式和技术特征，并就其中所涉及的关键技术做了简要介绍。分析表明，本文提出的方法不但为解决ＬＡＮ可靠性提供了一种有效途径，而且对ＬＡＮ的性能有很大的改善。