基于FPGA的PL3接口协议的一种设计与实现

介绍了在FPGA器件上实现Pos-phy level3接口协议的工作原理、设计思想和模块结构，并详细探讨了接收方向上单通道PL3接口的控制单元的实现，该实现方法有利于正确扩展多通道的实现．     

一种参数可变实时RS编码器的设计

文中提出一种可变参数，纠错能力可调的连续输入的RS编码器。该编码器在做到对通信系统中不同数据传输率的实时编码的同时，还具有较高的硬件利用率和提高系统集成度减小功耗．在所提出的结构基础上，完成了硬件模块设计，并进行了仿真和FPGA实现．用VerilogHDL对系统进行了硬件描述，在Xilinx平台上Virtex2系列XCV1000芯片上，在ISE8．1环境下实现了可变码率的RS实时编码功能．     

基于CORDIC算法的数字滤波器设计

FIR和IIR数字滤波器广泛应用于各种数字信号处理系统。从坐标旋转公式出发，阐述了CORDIC算法的原理．同时在FPGA上实现了该算法的设计，并且基于CORDIC算法建立了FIR和IIR数字滤波器的电路模型，使之能在同一电路上通过开关控制集成实现。     

基于FPGA的直接数字频率合成器的设计和实现

本文介绍了利用Altera的FPGA器件(ACEXEP1K50)实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法。     

基于FPGA的直接数字频率合成器的设计和实现

本文介绍了利用Altera的FPGA器件(ACEX EP1K50)实现直接数字频率合成器的工作原理、设计思路、电路结构和改进优化方法.     

一种用于FPGA的快速锁定全数字延时锁定环的设计实现

本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。     

一种在线可编程逻辑器件

描述ALTERA公司MAX9000系列在线可编程逻辑器件,并给出应用实例。这种器件是数字电路集成的有效手段。     

一种多模式合成孔径雷达数字接收机

针对一种多模式极化合成孔径雷达（SAR）,给出了中频数字接收机工作参数选择,混频滤波方法,实现了三种带宽信号的数字正交解调。通过分析同相、正交通道误差对正交解调性能的影响,确定了滤波器最佳设计准则。最后给出了基于FPGA的实现结构,仿真试验结果表明中频数字接收机性能比一般模拟接收机有显著提高。     

一种FPGA验证与测试方法介绍

文章重点介绍了一种FPGA验证与测试的方法。该测试方法的优点是不依赖于芯片设计与测试机台,低成本、开发周期短。基于PC、ATE与自制转换软件,对FPGA验证与测试开发技术进行研究。PC主要完成bin文件的生成,自制转换软件主要将bin文件转换为机器可识别的atp文件。ATE导入配置文件、完成信号输入与输出验证。基于该理论对Xilinx公司的XCV1000进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证,还可以应用于不同的ATE机台。     

面向5G标准的低延时LDPC编码器设计

针对 5G 标准中对低延时和编码灵活性的要求, 本文提出了一种高并行度的低密度奇偶校验(Low-Density Parity-Check, LDPC)码编码算法并设计了相应的硬件结构。 编码算法对校验位的计算流程进行了改进, 通过将对应 5G 标准中校验矩阵单对角和双对角结构的不同编码步骤并行化提高了运算速度。 在硬件结构上一方面设计了多路并行的运算结构通过同时求解多个编码步骤降低了处理时延, 另一方面灵活的结构设计使其可以有效地支持5G不同场景下对码长和码率的要求, 并通过分组计算校验位实现了对递增冗余的HARQ (IR-HARQ)方案的支持。仿真结果表明,在 200 MHZ 的系统时钟频率下, 本设计的信息吞吐量可达 35Gbps。      

一种基于FPGA的可编程数字本振生成方法

近年来，随着相关技术的不断发展，基于现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）的直接数字频率合成技术（Direct Digital Synthesizer,DDS）已成为目前主流的信号合成技术，广泛应用于雷达、通信、国防等领域。然而，受限于FPGA的系统时钟，合成信号的频率范围有限。为了使合成信号获得更大的频率范围和更高的采样频率，提出一种可编程数字本振生成方法，并将该方法应用于频谱分析仪的数字本振频率合成上。实践证明，该方法能够准确产生需要的可变本振信号，且频率范围不受系统时钟频率限制。     

一种并行AD采集系统的通道匹配误差研究

随着现代宽带雷达通讯的发展,对雷达回波信号的采集和目标的特征提取成为研究者关注的焦点.由于雷达回波的高频信号高达几十兆赫兹,时间交替采样模数转换器(ADC)系统便可在其中发挥重要作用,但这种结构会引入时间、增益和偏置3种主要的通道失配误差.该文对通道失配误差作了分析,建立了3种误差并存的非均匀采样信号频谱的数学模型,并在此基础上提出了该文的误差联合测量高效实时校正算法,最后在现场可编程门阵列(FPGA)中完成了整个算法的实现.     

一种基于FPGA+DSP高速系统的故障诊断研究

基于FPGA+DSP的硬件平台广泛应用于通信、雷达及图像等领域的高速数字信号处理系统,其工作的稳定性极为重要.针对一种基于FPGA+DSP的高速数字信号处理系统在实际应用中出现的偶发性故障,在分析系统的工作原理基础上,对SRIO引导过程与故障现象进行研究分析,分层逐次排查诊断,总结故障的原因,并提出3种解决方法,分析比对后,选择较佳方案改良高速数字信号系统.经过反复运行检测,最终解决了偶发性故障,为今后的故障诊断提供了参考思路.     

基于FPGA和DDS技术的信号发生器设计

分析了DDS技术的基本原理和基本结构,介绍了一种基于FPGA的DDS信号发生器设计方法。以FPGA芯片EP2C35F672C8为核心器件,辅以必要的模拟电路,在Quartus II9.0平台下实现系统设计的综合与仿真。实验测试表明该信号发生器输出的波形具有平滑、稳定度高和相位连续等优点,具有一定的工程实践意义。     

一种脉冲间隔编码的实现方法

脉冲编码主要有重频编码、周期编码、脉冲间隔编码(PCM编码)及伪随机码4种码型样式,各种脉冲编码中脉冲间隔编码的应用最为广泛。文中以基础频率为5～50 Hz、1～12 bits可变码位的脉冲间隔编码为研究对象,对脉冲间隔编码的特点及生成机理进行分析,并通过实际的硬件、软件设计讨论其实现方法,最终给出几种脉冲间隔编码的输出结果。     

基于FPGA的BCH编码器的设计

BCH码是一种获得广泛应用的能够纠正多个错码的循环码。介绍了BCH编码原理,基于FPGA,利用VHDL硬件描述语言实现了一个BCH(15,11)码编码器。给出了仿真结果。仿真结果表明,达到了预期的设计要求,并用于实际项目中。     

基于FPGA的RCN226绝对式编码器通信接口设计

实现了一种基于FPGA的绝对式码盘智能接口的设计,用以进行绝对式编码器和DSP之间的通信。此接口根据FPGA模块化设计的特点,把整个设计任务划分为若干功能模块,分别对这些模块进行设计,最后把各个功能模块进行综合,以完成整个设计。实验结果表明,该接口基本可以替代价格昂贵的专用接口芯片,降低产品成本。