一种900V超结VDMOSFET器件的设计与仿真

功率MOSFET在现代电子工业中已经得到了广泛的运用,然而在高压功率MOSFET器件中,如何平衡功率MOSFET的击穿电压与导通电阻的冲突一直是研究热点。结合超结理论和传统功率VDMOSFET的生产工艺设计了一款高压超结VDMOSFET器件,运用半导体器件仿真软件对器件结构进行优化,得到P柱区和N柱区掺杂浓度和厚度的最优值和工艺参数。仿真结果表明,设计的超结VDMOSFET器件击穿电压和导通电阻分别为946 V和0.83Ω,很好地平衡了功率MOSFET击穿电压与导通电阻的冲突。     

半超结VDMOS的研究

为了改善功率器件导通电阻与击穿电压的折中关系,提出了半超结理论及其设计方法.在原胞部分研究了各个器件结构参数的深度和浓度的优化,在终端部分提出了一种平面结终端技术;提出了实现半超结VDMOS的工艺实现方法,并利用2-D仿真软件Medici进行仿真验证.结果表明,利用该优化方案,可以得到特征导通电阻为40 mΩ·cm2的600 V半超结VDMOS器件.     

六角形超结VDMOS器件的终端结构设计

为六角形超结VDMOS器件提出了一种结终端结构,该终端结构采用与有源区相似的六角形晶格结构,但P柱和N柱的宽度均为有源区原胞晶格的一半.重点讨论了P柱的数量对表面电场的分布及击穿电压等的影响,模拟结果证实该终端结构的击穿电压大于600 V,击穿点发生在终端与有源区之间的过渡区.     

超结MOSFET的最新发展动向

简述了超结MOSFET的诞生及其基本原理和器件可靠性；介绍了超结MOSFET的一些不足和针对这些问题进行的改进；最后简要介绍了基于超结理论的一些新型功率器件。     

高压超结VDMOS结构设计

为改善高压功率VDMOS击穿电压和导通电阻之间的平方率关系,采用超结理论及其分析方法,结合电荷平衡理论,计算了超结VDMOS的理想结构参数,并利用仿真软件SILVACO对超结VDMOS的各个工艺参数(外延厚度,P柱掺杂剂量,阈值电压)进行了优化设计,对器件的正向导通特性和反向击穿特性进行了仿真分析.最终设计了一个击穿电压为815 V,比导通电阻为23 mΩ·cm2的超结VDMOS.     

部分埋氧的超结Trench VDMOS的设计与研究

在原有的超结Trench VDMOS技术的基础上引入部分埋氧层，设计了一种新型的部分埋氧的抗辐照超结沟槽功率器件，在Sentaurus TCAD软件环境下，使用SDE和Sdevice仿真模拟，通过调节部分埋氧层的长度，埋氧深度以及厚度等参数，对其耐压，导通电阻，动态特性以及抗辐照能力进行仿真和分析，当埋氧层深度为0.8μｍ，埋氧层长度0.4μｍ，其耐压相对于传统的超结Trench VDMOS提高了10％，Vgate＝4.5Ｖ时Rdson为7.74E4Ωμｍ，器件抗辐照能力大大提高。     

超结VDMOS漂移区的几种制作工艺

超结VDMOS与常规VDMOS的主要差异在于漂移区,超结VDMOS是在常规VDMOS的n型漂移区中插入了p型区。此p型区具有较大的深度与宽度比,利用一次注入与驱入工艺无法实现,所以这种超结结构的制造工艺难度比常规VDMOS大。介绍了目前实现超结结构的多次外延与注入法、多次高能离子注入法、深沟槽填p型外延法及深沟槽侧壁倾斜注入法四种主要工艺方法,重点探讨了每种方法的优缺点、制造工艺难度和适用性。对各种方法的产业化前景进行了分析,认为深沟槽填p型外延法是最适宜产业化的工艺技术。     

一款900V VDMOS的VLD终端结构设计

采用横向变掺杂(Varied Lateral Doping,VLD)终端设计,通过推导菲克第二定律得到了线性变化的P阱掺杂曲线边端,并讨论了线性掺杂曲线与终端耐压之间的关系,最终在此基础上设计了一款900 V VDMOS功率器件。在140μm终端长度上仿真实现了947 V的耐压,且最大表面电场强度为1.65×105 V/cm,有效提高了终端的可靠性;与传统功率器件的制造工艺兼容,同时没有增加额外的掩膜与工艺步骤。     

半超结SBD的研究

由于导通电阻与击穿电压之间的矛盾关系,肖特基二极管(SBD)不能够应用于高压功率领域。为了改善导通电阻与击穿电压之间的关系,提出了半超结理论及其设计方法。通过对器件结构参数进行计算和优化,构成了一种实现半超结SBD的工艺方法,并利用Silvaco TCAD软件进行仿真验证。结果表明,利用该优化方案,可以得到击穿电压为500V,导通电阻为37mΩ·cm2的半超结SBD器件。     

增强型β-Ga2O3/4H-SiC异质结VDMOS的设计与研究

由于β-Ga₂O₃材料难以形成P型掺杂,目前β-Ga₂O₃功率器件大多为无结耗尽型。为了解决β-Ga₂O₃器件难以形成增强型的问题,提出了一种具有β-Ga₂O₃/4H-SiC异质结的纵向双扩散金属-氧化物-半导体场效应晶体管(VDMOS)。添加P型4H-SiC后,利用形成的PN结的单向导通性得到了正阈值电压,实现了增强型器件。使用Sentaurus TCAD仿真软件模拟了器件结构并研究了其电学特性,通过调节SiC厚度、SiC沟道浓度、外延层厚度和外延层浓度四个重要结构参数,对器件的功率品质因数进行优化设计。优化后的器件具有1.62 V的正阈值电压、39.29 mS/mm的跨导以及5.47 mΩ·cm²的比导通电阻。最重要的是器件的关态击穿电压达到了1838 V,功率品质因数高达617 MW/cm²。结果表明,该β-Ga₂O₃/...     

700 V VDMOS设计

主要研究高压VDMOS器件的设计方法.理论分析了VDMOS结构参数与其主要性能的关系.按700V VDMOS器件击穿电压和导通电阻的设计要求给出基本的结构参数,并在此基础上通过数值模拟的方法进行优化.重点讨论外延电阻率及厚度,栅的长度和PBODY结深对VDMOS器件BV和Rdson的影响,最终得到了满足器件设计要求的最佳结构参数.同时还分析了集成电路中的VDMOS与普通分立VDMOS器件在器件结构设计上的主要差别.     

大功率VDMOS（200V）的设计研究

介绍了大功率VDMOS（200V）的设计方法。对设计参数进行了理论分析,并使用仿真工具对设计参数进行了验证和优化。设计中主要考虑了漏源电压和导通电阻等参数指标,通过器件和工艺的仿真,确定了该器件合理的参数范围：外延厚度为20μm,外延电阻率为5Ω·cm栅氧厚度为52nm;P阱注入剂量为3×3^12cm^2,推阱时间65min。将流片结果与仿真结果进行了比较。     

1 000 V VDMOS的优化设计研究

主要是寻找一种优化设计1 000 V的VDMOS的方法.通过分析VDMOS导通电阻及关态击穿电压的理论模型,找到影响器件静态特性的主要参数:外延电阻率及厚度、栅的长度、p-body结深,针对以上主要参量的模拟,最终达到优化设计1 000 V的器件.通过用Rat=BV/Rdss来衡量优化程度,可以得到用穷举法模拟的相同结果并且模拟更简便、快捷.最终得到耐压1 080 V,特征导通电阻为3.418 76E4 mΩ·mm2的优化器件.     

100 V N沟道VDMOS寄生电容研究

从结构上对一种N沟道VDMOS器件的寄生电容进行研究,确定了栅氧化层厚度和多晶线宽是影响VDMOS器件寄生电容的主要因素;使用TCAD工具,对栅氧化层厚度和多晶线宽的变化对各个寄生电容的影响进行半定量分析,得到栅氧化层厚度每变化1 nm,关断时间变化4.9 ns和多晶线宽每变化0.2 μm,关断时间变化2.7 ns的结论,与实际测试结果吻合较好.将该结论用于100 V/N沟道VDMOS器件关断时间的精确控制,关断时间控制精度达到±10 ns,满足VDMOS芯片制造要求.     

500V VDMOS功率器件终端结构设计

本文论述了VDMOS器件的一种场板-分压环结合的终端结构。对1.5A/500V功率器件进行了分析和设计,并给出了终端电场分布的模拟结果。投片试制结果与设计预期参数相符。     

一种VLD结构VDMOS终端设计

垂直双扩散金属氧化物场效应晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor Field Effect Transistor,VDMOS)终端设计中,场限环结构被广泛应用,但随着器件耐压的增加,场限环终端在效率、占用面积方面的劣势也越发明显。结合横向变掺杂的原理,在成熟的场限环工艺基础上,只更改深阱杂质注入窗口大小与距离,设计了一种800 V VDMOS终端结构,击穿电压仿真值达到938.5 V,为平行平面结击穿电压的93.29%,有效终端长度仅为137.4 μm。     

VDMOS的虚拟栅结构

文中设计了一个虚拟栅结构的VDMOS,该结构可以减小漏栅反馈电容Cras,使其接近于零.因此,对于相同的模块电压率,虚拟栅结构可以使MOS器件有一个更短的沟道,同时也因为有一个更大的栅漏交叠区域而使导通电阻减小.这样,器件跨导也可以提高.经过ISE仿真模拟,虚拟栅结构比原始分栅结构的击穿电压提高了近42%,而电流输出特性也更好更稳定.     

响应曲面法在VDMOS设计中的应用

响应曲面法(Response Surface Methodology)是数学方法和统计方法相结合的产物,是用来对所感兴趣的问题进行建模和分析的一种方法。其利用合理的实验设计方法并通过实验得到一定数据,采用复合中心来拟合因素与响应值之间的预测模型,通过对模型的分析来寻求最优设计参数和流程的最佳操作设置,从而解决多变量的实验问题。该方法可应用在VDMOS功率器件设计中,可以使VDMOS设计人员更加直观地从多个复杂的设计参数匹配中寻找到最有价值的匹配,大大方便了VDMOS设计人员。同时,该方法也可以大大降低器件设计及生产过程中的时间和成本。