一种可重构流水线ADC的设计

对多标准无线通信系统中的A／D转换器进行了研究,根据无线通信系统的特点,构建了一个新型可重构流水线A／D转换器结构,该A／D转换器的可重构功能是通过在低分辨率下关断子级流水线来实现的。转换器的系统指标为6～14b,从而可以在保证不影响ADC性能的前提下,引入新颖的可重构控制以进一步降低功耗。最后对改进的可重构流水线ADC进行了性能仿真。     

高速高精度流水线ADC的快速仿真方法研究

设计了一种可以与晶体管跨导运算放大器特性高度比拟的运放宏模型.用该宏模型替换采样/保持电路和MDAC模块中的晶体管级放大器电路,进行FFT分析;在仿真结果相差3.2%的情况下,仿真时间为原来的1.7%,大大缩短了流水线ADC的验证周期.在该方法的指导下,设计了一个10位20 MS/s 流水线A/D转换器.在2.3 MHz输入信号下测试,该A/D转换器的ENOB为8.7位,SFDR为73 dBc;当输入信号接近奈奎斯特频率时,ENOB为8.1位.     

一种用于高速A/D转换器的大幅度Dither结构

Dither(抖动)算法可用于A/D转换器减小模数转换后的频谱谐波,提高其动态性能.目前,Dither算法在高速A/D转换器中的应用日益广泛.以传统的加减型大幅度Dither结构为基础,提出一种基于查找表的存储型宽带加减型结构和相应算法.该结构可降低传统结构的复杂度,并提高转换速度.     

Dither ADC LTC2208 的原理仿真和应用

无杂散动态范围是模/数转换器的重要指标之一,模/数转换器的量化噪声会使之恶化;虽然可以通过提高模/数转换器的量化位数来增加无杂散动态范围,但在高速模/数转换器中这种增加是有限的.自带 dither 功能的模/数转换器-LTC2208 可以在输入端加入一个小幅抖动,打破输人信号与采样时钟的固定相互关系,打乱模/数转换器量化器 DNL 的周期性规律,从而使量化噪声和输人信号不相关,使量化误差均匀地分布到所有的频率分量中,从而相当于一种白噪声,这样就大大地减小了量化误差对谐波分量的贡献,提高了模/数转换器的无杂散动态范围指标.该文从理论上分析了量化噪声对无杂散动态范围的影响,介绍了 Dither 功能对模/数转换器作用的原理,在经过 Matlab 仿真后,设计了实际的电路模块,验证了该功能可有效提高模/数转换器系统的无杂散动态范围性能.     

基于流水线技术的可重构体系结构的研究与设计

目前,FPGA动态可重构技术大部分基于常规的SRAM FPGA平台,其主要的应用还停留在静态系统重构.真正意义上的动态重构系统由于其功能的连续性会受到重构时隙的影响,还处于研究阶段.重构时隙是实现动态重构系统的瓶颈问题.利用流水线技术和可重构技术,提出了一种动态可重构体系结构;采用AES算法对其进行仿真验证.结果表明,该结构有效地解决了动态重构系统中的重构时隙问题,可很好地应用到高速可重构体系结构设计中.     

基于93000 ATE的高速高分辨率ADC动态参数测试

基于Verigy 93000 ATE,采用外挂高性能晶振和射频信号源的测试方案,实现了11位分辨率AD80141最高400 MHz输入信号的测试。结果表明,输入信号为140 MHz以下时,SNR测试值与目标值相差不到1 dB;输入信号为300 MHz、400 MHz时,SNR测试值分别达到59.46dB和57.03 dB。     

基于Verilog-A的流水线ADC双余量曲线行为级建模

流水线ADC使用数字校正算法来提高精度.与传统的数字校正算法不同,基于统计的数字校正算法是在产生双余量曲线的基础上完成的,所以,双余量曲线的产生至关重要.Verilog-A为模拟电路提供了一种自顶向下的设计方法,在短时间内验证设计者的思想,提高工作效率.利用Verilog-A,对双余量曲线产生模块建模,采用Cadence的Spectre仿真器,对建立的行为模型进行仿真验证.     

一种流水线ADC数字域动态可重构架构

分析流水线ADC数字域校准算法工作原理及实现电路的具体特点.为解决数字校准算法系数实时更新的问题,在PipeRench结构的基础上结合多重上下文动态可重构方式,提出了一种针对流水线ADC数字域的动态可重构电路.对该架构中的关键电路模块进行了设计并对整个电路架构进行了仿真,结果表明该架构可以实现流水线ADC数字域的动态重构.     

对数放大器提高ADC动态范围的研究

A/D转换器可以将模拟信号转换为数字信号,不同种类的应用对A/D转换器的性能要求不同。在一定的转换精度要求下,对大动态模拟信号进行转换,要求A/D的分辨率要高,这在有些场合是不经济的。若将大动态输入信号先进行对数放大,得到较小动态范围的压缩信号,再添加到A/D转换器进行量化,则可在不增加A/D位数的情况下处理大动态输入信号。本文提出了相应的解决方法。     

动态可重构技术浅述

动态可重构技术可以利用可重配置硬件的灵活性,使可重配置硬件不同时刻完成不同的功能.分析表明,通过对可重配置硬件的复用进而扩大硬件的等效规模,可以节省硬件资源的面积、输入/输出管脚和系统的功耗等.研究了动态可重构技术包含的内容,讨论了动态可重构系统设计过程中需要考虑的问题并描述了其发展趋势.     

一种基于循环ADC结构的可配置Pipeline ADC系统设计

通过对Pipeline ADC系统的精度和工作频率可配置原理进行探讨,提出了一种新颖的精度和工作频率可配置Pipeline ADC设计理念,并对系统和子模块进行了设计.可配置的Pipeline ADC的精度可配置在8/10/12bit,工作频率可配置在10/20/40MHz.考虑电路中的增益有限性等因素的影响,使用Matlab对系统建模并仿真.系统仿真结果表明,可配置的Pipe-lineADC系统能够达到满意的SNR、有效位数等性能指标要求.     

一种适于引入Dither的流水线ADC结构

在ADC中应用Dither技术,可以减小ADC的量化误差,在统计上减小DNL误差、提高ADC的分辨率,但是却存在输入信号较大时,引入Dither噪声后可能发生信号溢出的问题。在此针对流水线ADC分级结构的特殊性,提出一种流水线ADC结构,在普通流水线ADC的第一子级后增加残差改变模块,在改进的流水线ADC中可以引入一定幅度范围内的Dither而不发生溢出。最后,在Simulink中搭建流水线ADC的行为级模型进行了仿真验证,证明所提出的流水线ADC结构在保证引入Dither后信号不会溢出的同时,也能有效地提升其SFDR性能。     

加扰技术对模数转换器性能的影响

分析了加扰技术改善ADC性能的基本原理,通过选择合适的扰动信号注入到理想量化器模型中进行仿真,验证了加扰技术能够随机化量化误差的周期性三角形分布。在加扰技术的实际应用中,首先基于10 bit 25 MS/s Pipelined ADC模型完成加扰仿真,仿真得到ADC的SFDR由74.69 dB提高到了85 dB。然后对两种ADC芯片进行加扰实验,该加扰技术使两种ADC芯片的SFDR分别提高了8.29 dB和5.97 dB。理论仿真和实验验证了加扰技术可以明显提高ADC的SFDR,为后期ADC内部集成加扰电路模块做好了准备工作。     

低压工作的高速10bit Pipelined ADC

本文提出了一种低压工作的高速1Obit Pipelined ADC。采用自举时钟采样和Cascode频率补偿等方法,该ADC可以在低电压下工作,并达到较高的带宽。该ADC在HJTC 0.18-μm CMOS数模混合工艺下进行了设计仿真和流片测试,结果表明：当供电电压为1．8V,采样频率为62．5MSample／s时,所设计的ADC对于1MHz的输入信号转换有效位数可以达到52．2dB SFDR、44．8dB SNR和44．3dB SNDR。     

用于14位210 MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS, ADC内核面积为3.2 mm²,功耗仅为205 mW。     

用于CMOS图像传感器内置流水线ADC的采样/保持电路

设计了用于CMOS图像传感器内置流水线ADC的采样/保持电路,该电路具有10位采样精度和50 MHz采样速率,采用开关电容电荷重分布式结构,加入图像传感器的黑光校准功能。放大器采用全差分套筒式共源共栅增益增强型结构,保证了所需的增益和带宽。电路采用0.18μmCMOS工艺实现。HSPICE仿真结果表明,电路可在5 ns内达到0.05%的精度;对于24.0218 MHz、±0.5 V摆幅的正弦输入信号,SNDR和SFDR分别达到62.47 dB和63.73 dB,满足系统要求。     

基于过零检测的流水线型ADC的设计

该文对比传统基于运放结构的MDAC,介绍了基于过零检测电路ZCBC(zero-crossingbased circuit)的MDAC结构。该结构可以实现轨到轨的信号范围,更加适用于深亚微米下流水线型ADC的设计。并采用0.18μm CMOS工艺,设计了一款10bit 10MSPS 1.5bit/级的流水线型ADC。仿真结果表明:在采样频率为10MHz,输入信号频率为1MHz时,SFDR为66.39dB,ENOB为8.57bits,THD为-62.30dB,DNL为1.36LSB,INL为2.24LSB。     

A fast foreground digital calibration technique for pipelined ADC

Digital calibration techniques are widely developed to cancel the non-idealities of the pipelined Analog-to-Digital Converters (ADCs). This letter presents a fast foreground digital calibration technique based on the analysis of error sources which influence the resolution of pipelined ADCs. This method estimates the gain error of the ADC prototype quickly and calibrates the ADC simultaneously in the operation time. Finally, a 10 bit, 100 Ms/s pipelined ADC is implemented and calibrated. The simulation results show that the digital calibration technique has its efficiency with fewer operation cycles.     

一种用于流水线ADC的高速电压比较器

文章介绍了一种高速电压差分比较器电路，该电路采用了两级运放结构。由前置预放大级和带复位端的闩锁输出级组成。该电路采用0．18μm工艺实现，对其进行了电路原理分析和HSHCE仿真。得到的仿真结果和波形说明该比较器具有速度快、精度高、功耗低的特点，适用于流水线结构的高速模数转换器。