一种数字信号处理器中的高性能乘加器设计

乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成。提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析。     

一种新颖的向量基-8布斯乘加器的设计

提出一种新颖的部分冗余向量基-8布斯编码乘加器,快速地处理了部分积中的正负三倍被乘数项,并以亚字并行的方式支持单指令多数据流操作,可以完成16*16的有符号乘法运算以及两个8*8的有符号乘法运算.使用了4∶2压缩器进行部分积的压缩,并使用进位控制逻辑来控制短向量间的进位.     

一种用于32位CPU的CPL流水线乘加器的设计

综合的32位乘加器需采用5段流水线才能满足CPU的设计指标，但这样会造成与CPU指令流水线不匹配，带来了控制复杂化。为解决这个问题，采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器，使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段，简化了控制、降低了功耗、节省了面积。     

基于部分积优化的高速并行乘法器实现

提出了部分积产生与压缩单元的改进结构,通过对部分积产生算法进行优化,采用选择器结构来替换传统的与或门,提高了部分积电路的性能,并降低了该模块的面积与功耗.对压缩单元的优化提高了部分积压缩的速度.对16×16并行乘法器综合验证表明,改进的乘法器性能提高14.5%,面积减少7.1%,同时功耗下降17.2%.     

64位高性能冗余二进制—二进制数转换器的设计

冗余二进制(RB)加法的进位无关特性和规整的压缩结构,可以设计高速冗余二进制乘法器。冗余二进制乘法器由RB部分积产生、RB部分积压缩树和RB-二进制数转换器三个关键模块构成。在此基于基-16 RB Booth编码结构提出了一种由进位跳跃加法器和并行前缀/进位选择混合加法器构成的冗余二进制-二进制数转换器。用Verilog HDL对该转换器进行描述,在Synopsys的VCS平台上进行仿真验证,在SMIC 45 nm的工艺下,通过Design Compiler对转换器进行综合,比较普通的并行前缀/进位选择转换器,设计的64位转换器在延时、面积和功耗得到有效的改善。     

适于流水线结构的改进FIPS算法及其实现

分析了基于FIPS的乘加器结构的VLSI实现随着操作数宽度的变化,速度和面积的变化趋势; 提出了一种改进FIPS算法,解决了采用流水线结构的数据通路导致的数据迟滞问题.在SMIC 0.18 μm CMOS工艺下,基于该改进算法,设计了一个128位操作数位宽的模乘器,与基于原算法的设计相比,硬件面积增加约5%,效率提高了约42%.利用该模乘器进行1 024位RSA运算时,速度可达1.1 Mbps.     

高性能SIMD乘法阵列体系结构

描述了一种新型的高性能高能效SIMD乘法阵列的结构.该乘法阵列支持同时执行1个64位乘法,4个32位乘法或16个16位有符号/无符号乘法.通过修改乘法算法实现结构,提高了乘加单元的面积复用度,在较小的面积和性能开销下实现了上述功能.并引入了"溢出补偿技术"解决了复数矩阵乘法运算的判溢出问题.通过牺牲非关键路径上短位宽乘法性能,提高关键路径上高位宽乘法性能.所述结构与文献[1]中乘法簇结构相比,64位乘法延时减少3.65%,面积降低3.92%,功耗提高5.71%.     

FIPS乘加器架构的VLSI实现研究

分析了Montgomery模乘算法及其几种实现方式,指出FIPS方式是适合乘加器结构VLSI实现的一种算法.给出了FIPS方式的数据通路和控制部分的实现方案.提出了在选择不同的操作数位宽的情况下,对具体实现的评价标准.结合具体数据分析了随着操作数位宽的变化,面积、速度和功耗指标的变化趋势,并对使用单乘法器和双乘法器的情况进行了比较.     

用于加法器的功耗延迟积优化混合进位算法

为了实现高性能的加法器,提出了面向功耗延迟积(PDP)优化的混合进位算法。该算法能快速搜索加法器的混合进位,以优化PDP。采用超前进位算法和行波进位算法交替混合,兼具超前进位算法速度快和行波进位算法功耗低的特点。该算法采用C语言实现并编译,结果应用于MCNC Benchmark电路,进行判定测试。与应用三种传统算法的加法器相比,应用该算法的加法器在位数为8位、16位、32位和64位时,PDP改进量分别为40.0%、70.6%、85.6%和92.9%。     

一种用于ARM处理器的增强DSP乘加单元

介绍了一种应用于ARM处理器的增强DSP功能乘加单元。为了减小乘加指令的周期数,采用了两个并行16×16位乘加单元构成的单指令多数据(SIMD)结构,可以通过适当的配置支持16到32位的各种乘加运算以及16位的复数乘法。理论分析表明,这种乘加单元与传统的单指令单数据(SISD)结构相比在周期数上有明显的减小。尤其对于16位乘加及16位复数乘法,其所需周期数分别只有ARM1022E的1/4和1/3。0.35mm的标准单元库实现表明该乘加单元可以工作在120MHz,使得其非常适合数字信号处理的应用。