基于覆盖率驱动的高性能DSP指令集验证方法

针对传统定向测试效率较低且容易遗漏边界条件,以及测试平台扩展性、移植性差等问题,利用SystemVerilog的面向对象特性、随机约束求解机制以及覆盖率统计机制,提出一种快速搭建覆盖率驱动的随机测试平台的方法。采用面向对象方法对指令集建模,同时定义功能覆盖点和交叉覆盖率,并对随机约束规则进行描述,利用SystemVerilog的约束求解机制在覆盖率驱动下生成大量的测试指令码。对"银河飞腾"高性能DSP芯片指令集进行验证,结果表明,与定向测试相比,随机测试的寄存器和数据通路覆盖率提高50%,操作数覆盖率提高90%以上,交叉覆盖率提高75%以上,同时功能覆盖率能在较短的时间内达到预期值,从而缩短验证周期。     

基于SystemVerilog的NoC测试平台

针对片上网络(NoC)验证效率不高的问题,依据验证方法学,利用SystemVerilog语言的优势,构建一个由覆盖率驱动并受约束的随机分层NoC测试平台。在不同拓扑结构和流量分布下,对NoC进行性能评估,结果证明该测试平台具备较强的通用性、适应性和扩展性,能有效地提高验证效率。     

龙腾Stream流处理器验证

芯片设计复杂度的提高迫切地需要先进的方法学以应对巨大的验证工作量。通过开发基于System Verilog的覆盖率驱动的自动化验证平台,对龙腾Stream流处理器的指令集进行了功能验证。实验结果表明,该验证平台提高了验证效率和功能覆盖率,具有良好的重用性和可移植性。搭建FPGA原型验证系统对流处理器的功能和系统性能进行了评测,并提出了优化流处理器加速性能的方法。     

集成电路的设计验证

集成电路设计业正面临着一系列的挑战：芯片性能越来越强，规模越来越大，开发周期越来越长，设计质量越采越难于控制。而随着半导体技术的发展，设计验证已经逐渐成为大规模集成电路设计的主要瓶颈。而设计验证最基本的内容是功能验证，用于判别设计规范和实现之间是否一致；对模拟验证、形式验证中的等价性检验和模型检验进行了介绍，然后引入传统方法的一种改进——基于覆盖率的验证方法。     

集成电路的设计验证

集成电路设计业正面临着一系列的挑战:芯片性能越来越强,规模越来越大,开发周期越来越长,设计质量越来越难于控制。而随着半导体技术的发展,设计验证已经逐渐成为大规模集成电路设计的主要瓶颈。而设计验证最基本的内容是功能验证,用于判别设计规范和实现之间是否一致。对模拟验证、形式验证中的等价性检验和模型检验进行了介绍,然后引入传统方法的一种改进——基于覆盖率的验证方法。     

用于片上网络的网络接口设计

提出一种用于由双通道路由器组成的片上网络系统的网络接口。该网络接口符合AMBA总线协议,能根据IP核的通信请求,自动选取通信方式,向IP核隐藏通信细节,充分利用双通道路由器中控制包通道与数据包通道分离的特点,方便系统编程。使用SMIC0．13gm工艺综合后,该网络接151的面积仅为0．3mm^2。     

USB1．1控制器的设计与实现

设计并实现一种USB1．1控制器,能在全速模式下支持控制、中断、批量3种传输方式,端点数可配置。将其作为IP核应用于一款安全芯片中,能解决芯片的部分UO通信瓶颈问题。该USB1．1控制器配合MCU8051在FPGA验证平台上实现,可与PC机通信,并在此基础上完成对安全芯片其他功能模块的FPGA验证。     

Performance-driven assignment and mapping for reliable networks-on-chips

Network-on-chip （NoC） communication architectures present promising solutions for scalable communication requests in large system-on-chip （SoC） designs. Intellectual property （IP） core assignment and mapping are two key steps in NoC design, significantly affecting the quality of NoC systems. Both are NP-hard problems, so it is necessary to apply intelligent algorithms. In this paper, we propose improved intelligent algorithms for NoC assignment and mapping to overcome the draw-backs of traditional intelligent algorithms. The aim of our proposed algorithms is to minimize power consumption, time, area, and load balance. This work involves multiple conflicting objectives, so we combine multiple objective optimization with intelligent algorithms. In addition, we design a fault-tolerant routing algorithm and take account of reliability using comprehensive performance indices. The proposed algorithms were implemented on embedded system synthesis benchmarks suite （E3S）. Experimental results show the improved algorithms achieve good performance in NoC designs, with high reliability.     

RSTT模型在空间数据检查软件中的应用

针对如何保证大量测绘采集的图形数据能满足空间数据建库的要求,提出一套可以提供规范、通用、自动、高效的数据检查软件,通过质检任务、质检方案、质检模板和质检规则的四要素质检模型,实现质检软件的可配置化和工程化解决思路,支持质检方案的动态定制。结果证明该软件可实现大部分空间数据类型的质量检测。     

基于仿真的32位RISC微处理器的功能验证方法

提出了一种基于仿真(slmulation-hased)的32位RISC微处理器的功能验证方法，以伪随机生成和针对流水线模型生成激励向量方式相结合为主的验证环境的建立，提高了功能验证的自动化程度和效率；同时采用代码覆盖率来分析和指出功能验证中的遗漏之处，从而提高了整个验证环境的完备性．另外，通过FPGA硬件验证的结果以及32位RISC微处理器流片的测试结果，可以证明本文所提出的功能验证方法的有效性和完备性．     

通用CPU设计验证中的等价性检验方法

针对传统的模拟验证方法需要大量的时间且难以获得完全的覆盖率的局限性,提出了目前应用最广泛的一种形式验证方法——等价性检验在一款通用CPU设计验证中的应用方案,包括寄存器传输级(RTL)设计与门级网表、门级网表与门级网表、RTL设计与RTL设计之间的功能等价性验证．此外,给出了验证过程中一些常见问题的解决办法．验证结果表明了该方法的可行性,显著地减少了门级模拟的时间．     

基于双端口RNI的容错NoC架构

为解决片上网络中故障路由器与IP核的通信问题,设计一种低硬件开销的双端口资源网络接口,在传统2D-mesh结构基础上,通过添加部分链路,将每个IP核连接到2个路由器上,并针对该架构设计相应的容错路由算法。实验结果表明,该方案硬件开销较小、容错能力较强。     

Exploiting hierarchical terrestrial-satellite architectures to handle voice,symmetric data,and asymmetric data connections

This article investigates new techniques for the dimensioning and the effective exploitation of radio resources in integrated terrestrial-cellular and satellite systems. A dynamically configurable radio resource management policy is proposed. Its main feature is the differentiated handling of user mobile calls, based on the type of service (voice, symmetric data, asymmetric data), the nature of the call (originating or handoff call) and the user mobility class (pedestrian or vehicular). The output of the study is particularly useful to support the design of next-generation wireless systems, which are based on a hierarchical cell structure where different cell types (e.g., macrocell and microcell) operate together with an overlapping satellite coverage.     

Equivalence checking between SLM and TLM using coverage directed simulation

The increasing complexity of digital systems makes designers begin to design using abstract system level modeling (SLM). However, SLM brings new challenges for verification engineers to guarantee the functional equivalence between SLM specifications and lower-level implementations such as those of transaction level modeling (TLM). This paper proposes a novel method for equivalence checking between SLM and TLM based on coverage directed simulation. Our method randomly simulates an SLM model and uses an satisfiability modulo theories (SMT) solver to generate stimuli for the uncovered area with the direction of a composite coverage metric (code coverage and functional coverage). Then we run all the generated stimuli (random stimuli and direct stimuli) on both SLM and TLM designs. At the same time, the selected observation variables are compared to evaluate the equivalence between SLM and TLM. Promising experimental results show that our equivalence checking method is more efficient with lower simulation cost.     

片上多核网络存取控制器的设计与实现

提出一种基于片上网络消息传输的高效多核网络存取控制器。该网络存取控制器支持收发双工模式,内置一系列可配置寄存器,采用基于消息表的数据接收方式,通过记录并自动更新不同消息的接收配置信息使数据传输更加高效。使用SMIC 0.18 μm工艺进行综合,结果表明,其工作频率可达300 MHz,规模约为20 443门。     

Coverage metrics for temporal logic model checking*

In formal verification, we verify that a system is correct with respect to a specification. Even when the system is proved to be correct, there is still a question of how complete the specification is, and whether it really covers all the behaviors of the system. In this paper we study coverage metrics for model checking. Coverage metrics are based on modifications we apply to the system in order to check which parts of it were actually relevant for the verification process to succeed. We introduce two principles that we believe should be part of any coverage metric for model checking: a distinction between state-based and logic-based coverage, and a distinction between the system and its environment. We suggest several coverage metrics that apply these principles, and we describe two algorithms for finding the non-covered parts of the system under these definitions. The first algorithm is a symbolic implementation of a naive algorithm that model checks many variants of the original system. The second algorithm improves the naive algorithm by exploiting overlaps in the variants. We also suggest a few helpful outputs to the user, once the non-covered parts are found.

使用形式化验证方法进行流水线验证

随着流水线技术的广泛应用,流水线设计的验证问题也越来越受到业界的关注.本文提出的方法作为自上而下验证方法的一部分,可以在指令级对流水线设计的正确性进行检验.本文从控制逻辑的角度对流水线的行为进行分析,通过为控制逻辑建立FSM表示,以及采用NuSMV作为验证工具,达到对流水线的自动验证.这种方法的优势在于是以流水段为单位进行检验,这种局部验证的方法不但可以降低建模和检验的复杂度,还可以极大地缩短验证时间.     

片上网络业务量的自相似性分析及模型研究

进行片上网络的架构、映射、流控与服务质量(Quality of Service,QoS)等研究时,迫切需要一个准确的业务量模型用于延时分析与测试验证,以保证设计的性能。而现有的基于马尔科夫模型和回归模型的短程相关模型无法准确地描述业务量的突发性和分形特性,不适用于基于流水的通信信号处理片上系统(System on Chip,SoC)芯片。为了解决这个问题,通过理论与实验相结合的方法,研究了网络拓扑、任务流图、映射对业务量自相似性的影响,根据通信系统的信号处理特点建立了多处理器片上系统(Multi-core Processing System on Chip,MPSoC)数据关联模型,利用典型DSP系统进行建模实验,用实测的业务量Hurst参数拟合数据关联模型参数与Hurst参数的经验函数关系式,建立了用MPSoC数据关联模型预测和估计业务量Hurst参数的方法。实验表明,采用该业务量模型估计的Hurst参数与其真实值误差较小,能较准确地描述业务量的自相似性。     

一种类脑处理器片上网络的验证框架

近年来,随着摩尔定律的放缓,传统体系结构逐渐面临“存储墙”和“功耗墙”问题。如今新型计算模式和体系结构层出不穷,其中就包含了类脑计算。由于其存算一体的特点,类脑计算已逐步打破了冯·诺依曼体系结构带来的“存储墙”和“功耗墙”限制,在类脑处理器上相关类脑算法得到了高效的应用。现阶段在大规模生物神经网络的应用场景下,需要提升多核类脑处理器的规模可扩展性,保持其高数据吞吐量和低传输延时。现今,大多数多核类脑处理器的设计采用片上网络作为互连结构。然而目前关于这类片上网络的验证研究还相对较少。鉴于片上网络对多核类脑处理器的重要性,建立一套完整而鲁棒的片上网络功能验证框架意义重大。旨在基于随机化方法来生成行为级和FPGA硬件级测试所需的激励文件,通过对日志文件进行高效处理实现较为全面的功能验证。     

采用随机Petri网的嵌入式机载软件可靠性检测

针对嵌入式机载软件设计中存在的典型缺陷问题，结合嵌入式机载软件任务调度特性，提出采用随机Petri网对嵌入式机载软件设计进行仿真验证的可靠性检测方法，以提高嵌入式机载软件设计的可靠性。该方法采用随机Petri网对嵌入式机载软件系统行为建模，并给出典型缺陷的检测策略和判定准则，然后通过对Petri网模型进行仿真验证，检测系统是否存在此类设计缺陷；并给出了软件设计的运行流程的仿真验证算法，以支持对相应设计的可靠性检测。通过与其他可靠性检测方法的比较，表明了该方法的有效性。