一种基于近似压缩器的低功耗近似乘法器

随着物联网的快速发展,智能终端设备在硬件资源和供电上受到较强限制,迫切需要低功耗的新型运算单元。针对运算单元功耗高的问题,提出了一种基于近似压缩器的低功耗近似乘法器,用于图像处理、深度学习等可容错应用领域。实验结果表明,相比于现有近似乘法器,该近似乘法器降低了30.70%的功耗和26.50%的延迟,节省了30.23%的芯片面积,在功耗延迟积(PDP)和能量延迟积(EDP)方面均优化了43%以上。在计算精度方面同样具有一定优势。最后,在图像滤波应用中验证了该近似乘法器的有效性。     

基于新型4-1压缩器的低功耗近似乘法器北大核心

随着云计算、物联网和人工智能等技术的快速发展，终端设备在硬件资源和能耗上面临巨大挑战。为了降低运算单元的功耗，文章提出了两种基于新型4-1压缩器的低功耗近似乘法器。通过分析4-1压缩器的误差，设计了误差补偿单元并应用在乘法器中，降低了近似乘法器的精度损失。仿真结果显示，与精确乘法器相比，提出的两种8位无符号数近似乘法器在延时上分别降低了5.67%和18.23%,在面积上分别降低了6.54%和20.36%,在功耗上分别降低了15.83%和30.94%。最后，在图像锐化实验中，提出的设计表现优秀，验证了其在可容错应用中的有效性。     

基于新型部分积生成器和提前压缩器的乘法器设计

为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资源浪费,提出一种部分积提前压缩器,将某几位部分积在进入压缩树之前进行合并,减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合,关键路径延时为0.77 ns,总面积为937.3μm²,功耗为935.71μW,能够较好地提升乘法器的面积利用率和运算性能。     

基于新型压缩树的近似Booth乘法器

随着大数据、云计算、物联网等技术的兴起,终端设备在硬件开销和供电方面面临巨大挑战,对于新型高效低功耗运算单元的需求日益迫切。针对运算单元功耗高的问题,提出了一种新型高效低功耗的近似Booth乘法器,可应用于图像处理、多媒体处理、模式识别等可容错应用领域。实验结果表明,与已有乘法器相比,所提出的近似Booth乘法器在功耗和延时方面分别降低了19.3%和28.6%,在面积方面节省了29.0%。同时,所提出的近似Booth乘法器的运算精度也具备一定的优势。最后,在高斯滤波的应用中验证了所提出的近似Booth乘法器的实用性。     

32位定/浮点乘法器设计

针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns     

32位定/浮点乘法器设计

针对Wallace树连接线复杂度高,版图实现比较困难的缺点,提出了一种新的加法器阵列结构.这种结构在规则性和连接复杂度方面优于ZM树和OS树.同时提出一种新的CLA加法器结构以提高乘法器的性能.乘法器采用1.5μm CMOS工艺实现,完成一次定点与浮点乘法操作的时间分别是56ns和76ns.     

嵌入式处理器的浮点乘法器设计

利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵列乘法器.     

基于快速舍入的双精度浮点乘法器的设计

文章设计了一个基于快速合入的双精度浮点乘法器。它通过预测和选择实现快速舍入。克服了传统合入方法舍入模式单一、舍入逻辑复杂、硬件开销大等不足，显著地提高了浮点乘法器的性能。该浮点乘法器采用四级流水线，在0．180μm CMOS工艺下综合实现，关键路径延迟为3．15ns。     

LSRISC32位浮点陈列乘法器的设计

文章介绍LSRISC中的32位浮点乘法器的设计,它可用于完成定点32位整数与序数的乘法操作和IEEE754规定的单精度扩展浮点数据的乘法。     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。     

Approximate multipliers based on a novel unbiased approximate 4-2 compressor

Approximate computing, which relaxes full precision to achieve higher performance or lower power consumption, is widely used in error-resilient applications such as multimedia and machine learning. Multiplication is a fundamental operation for many of these applications. This study presents an unbiased approximate 4–2 compressor that generates positive and negative sign errors in balance. Based on the unbiased 4–2 compressor, two 8 × 8 unbiased approximate multipliers (UBAMs) are designed to meet various accuracy (or power) requirements. Experimental results indicate that one of the proposed designs has a smaller normalized mean error distance (NMED) than previous approximate multipliers, and the other offers a 39% smaller power-delay product (PDP) and almost 46% smaller energy-delay product (EDP). The proposed multipliers outperform other approximate designs in image filtering applications by achieving higher quality outputs with lower power consumption.     

一种低功耗高噪声源真随机数设计

通过对一种低功耗高噪声源真随机数发生器(TRNG)的研究,设计了一种新型的低频时钟电路,可以把电阻热噪声放大100倍以上,从而减少低频时钟电路的带宽和电阻值,使电路的面积和功耗减少,并且使低频时钟的jitter到达58.2 ns。电路采用SMIC 40 nm CMOS工艺设计,完成了流片和测试,真随机数产生器输出速度范围为1.38～3.33 Mbit/s,电路整体功耗为0.11 mW,面积为0.00789 mm²。随机数输出满足AIS31真随机数熵源测试要求,并且通过了国密2安全测试。     

基于半导体致冷器的高精度PWM功率驱动器

在大功率半导体激光器(LD)的温度控制系统中,针对其控温执行器件半导体制冷器的驱动特性,设计了一种基于单片机的高精度脉宽调制(PWM)功率驱动器。以89C51单片机为控制核心,采用12bit的D／A转换器,确保了整个系统具有较高的控制精度。采用切换D／A基准电压的方法解决了扩大系统动态范围与提高控制精度之间的矛盾,提高了系统的性能价格比。提出了一种防止MOSFET H-桥桥臂“直通”现象的新型电路“D触发器-阻滞延迟电路”。输出电压误差率为0．4％。     

基于凸锥分析的低概率检测方法研究

低概率检测(LPD)方法利用图像互相关矩阵的特征向量,在已知目标先验信息的情况下检测图像中小概率目标.但是,由于噪声的影响以及特征向量之间正交约束性,使其检测效果不理想.本文提出了利用凸锥分析(CCA)来改善LPD的方法 ;它避免由特征向量的正交性约束导致的虚警概率较高的不良结果,同时消除图像中的条带噪声的影响.最后,结合OMIS数据分析了这种方法检测小目标的效果.     

一款高精度低功耗电压基准的设计与实现

设计了一款高输出电压情况下的高精度低功耗电压基准电路.电路采用了比例采样负反馈结构达到较高和可控的输出电压,并利用曲率补偿电路极大地减小了输出电压的温度系数.针对较宽输入电压范围内的超低线性调整率规格,给出了多级带隙级联的电路结构.针对功耗和超低负载调整率的问题,电路采用了基于运算放大器的限流模式和内置大尺寸横向扩散金属氧化物半导体(LDMOS)晶体管的设计.该电路在CSMC 0.25 μm高压BCD工艺条件下进行设计、仿真和流片,测试结果表明,该电压基准输出电压为3.3V,温度系数为19.4×10-6/℃,线性调整率为5.6 μV/V,负载调整率为23.3 μV/V,工作电流为45 μA.     

一种用于LVDS驱动器的PLL时钟倍频器的设计

设计了一个结构新颖的3.5倍频锁相环(PLL)倍频器,该电路应用自适应电荷泵和压控振荡器工作频率范围复用技术,调整环路带宽,减小压控振荡器的工作范围.采用1st Silicon 0.25 μm CMOS混合信号工艺仿真.结果表明,PLL倍频器具有较低的噪声和较高的捕获速度.     

卫星移动通信终端的低功耗设计

低功耗设计是电子产品设计的重要环节,特别是对工作在野外环境的卫星移动通信手持终端类产品而言,低功耗设计是延长终端待机时间和使用寿命的重要途径。在对通信产品整机及各类组成单元功耗产生原理分析的基础上,分别从整机、单元电路、主要元器件及FPGA代码设计等几个方面入手,讨论了采用通用元器件设计的卫星通信终端的低功耗设计方法,并给出了改进设计后的低功耗设计效果。     

基于卷积神经网络的低截获概率雷达信号检测算法

为了解决雷达截获接收机对低截获概率(LPI)雷达信号检测效果不理想的问题,针对截获信号中有效信号脉宽长度来定义信号和噪声,该文提出一种基于卷积神经网络(CNN)的LPI雷达信号检测方法,利用卷积核与匹配滤波器结构上的相似性,在低信噪比下能够提高信号的检测准确率。利用大量的基于4种典型LPI雷达信号(线性调频信号(LFM)、非线性调频信号(NLFM)、二相编码信号(BPSK)、COSTAS频率编码信号)和白噪声信号的模拟数据集进行CNN模型训练,同时增加少量实测信号(LFM, BPSK)作为验证集进行适配,更好地拟合实测信号的检测模型。最终利用实际信号进行测试,实验结果表明：该文算法在低信噪比的情况下具有较好的检测效果,对多种调制方式、不同信噪比下的LPI雷达信号具有泛化能力。