FPGA设计在工作站上的实现

本文主要讲述了在工作站上实现ＦＰＧＡ设计的２种方法，并介绍了电子系统设计的一种新途径－ＶＨＤＬ语言设计。     

基于三模冗余架构的集成电路加固设计

随着科技的发展,人类对太空领域的研究会越来越多,对于航天器件的要求也会越来越高,其中可靠性是航天器件一个重要的指标.空间辐射环境中的高能粒子引发的单粒子翻转事件严重影响星载电子系统的可靠性.现有的抗辐照设计多集中在工艺库和版图的加固上,但是要完全的抑制单粒子故障的产生是不现实的.克服了现有技术中存在的不足,提供了一种基于三模冗余的电路架构,利用冗路架构去屏蔽已发生故障对整个电路的影响,使得整个电路的抗辐照性能得到极大地提升.     

一种带自刷新功能的三模冗余触发器设计

随着体硅CMOS电路工艺尺寸的不断缩小,数字电路在宇宙空间中受到的单粒子效应愈发严重。特别是触发器结构电路,单粒子效应中的单粒子翻转效应会造成触发器内部存储的数据发生错乱,影响电路正常工作。提出了一种带自刷新功能的三模冗余触发器设计,改进了传统三模冗余触发器设计只表决修正输出不刷新错误数据的不足。     

ACTEL推出第三代FPGA编程工具

Actel公司宣布推出Silicon Sculptor 3现场可编程门阵列（FPGA）编程工具，提供庞大的数据吞吐量，且容易使用，并同时能降低整体的拥有成本。Silicon Sculptor 3包含一个高速USB2．0接口，可让用户在一台PC上连接多达12个编程器。此外，Silicon Sculptor 3与Silicon Sculptor 11的适配模块兼容，可从先前的工具版本无缝升级至这个最新版本。     

卷积神经网络的FPGA并行加速设计与实现

为提高目前硬件设备上运行卷积神经网络的速度和能效,针对主流的卷积神经网络提出了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的流水线并行加速方案,设计优化了数据存储模块、卷积计算模块、池化模块以及全连接模块,结合高层次综合技术构建了基于FP GA的卷积神经网络基本单元.为了降低加速系统的硬件开销,在保证卷积神经网络精度损失很小的前提下,采用数据量化的方式将网络参数从32位浮点数转化为16位定点数.系统测试使用MNIST数据集和CIFAR-10数据集,实验结果显示,所提出的卷积神经网络FPGA加速具有更快的识别效果,并且该方案在资源和功耗较少的情况下可以提供更好的性能,同时能够高效地利用FP GA上的硬件资源.     

三数据通道浮点加法器的FPGA实现

浮点加减运算是现代数字信号处理中非常频繁的操作,浮点运算的快慢直接影响数字信号处理的速度.常用的硬件实现算法有双通道算法和三通道算法.文中介绍了浮点加法器电路设计的常用算法,重点介绍了一种低功耗的三数据通道结构,最后以MAXPLUSⅡ为工具,给出了该结构的现场可编程门阵列(FPGA)实现.仿真结果显示,该方法可以提高数据采集及运算速度,为实时数据处理提供了一种方法.     

基于FPGA的循环冗余校验并行实现

在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法.循环冗余校验(CRC)由于其误码检测能力强,抗干扰性能优异,在通信和测控等领域有广泛的应用.通过对CRC校验码原理的分析,研究了一种并行CRC算法并采用硬件描述语言Verilog HDL来实现.     

面向AIC结构的FPGA映射工具

探索新的现场可编程门阵列(FPGA)逻辑单元结构一直是FPGA结构研究的重点方向,与非逻辑锥(AIC)作为一种新的逻辑结构成为FPGA新结构的希望。然而实现高效且灵活的映射工具同样是研究FPGA新结构中的重点环节。该文实现了一个面向AIC结构的FPGA映射工具,与当前映射工具相比,具有更高的灵活性,能够支持AIC结构参数的调节,辅助支持进行AIC单元结构的探索改进。同时,该文提出的AIC映射工具与原工具相比,面积指标提高了33%~36%。     

基于三模冗余结构的自刷新寄存器设计

设计了一种带自刷新功能的寄存器,该寄存器采用两级数据锁存结构,在第二级锁存结构中设计了一个选择电路。该选择电路采用三选二机制,用于三模冗余结构中取代常用寄存器,选择数据来自三模冗余结构的三路输出。有两路值相同,输出结果为该值,用于修正寄存器的输出值。在0.13μm工艺条件下用此结构设计的寄存器,面积为32.4μm×8.4μm,动态功耗0.072μW·MHz-1,建立时间0.1 ns,保持时间0.08 ns。该结构用于三模冗余结构中,可有效防止单粒子翻转效应(Single Event Upset,SEU)的发生。测试结果表明采用该结构的寄存器组成的存储单元三模冗余加固结构,在时钟频率1 GHz时,单粒子翻转错误率小于10-5。     

28 nm超大规模FPGA的BRAM单粒子效应测试方法研究

为了建立一种28 nm工艺超大规模SRAM型FPGA块随机读取存储器(BRAM:Block Random Access Memory)模块的单粒子效应测试方法,实现敏感位的精确定位,通过研究逻辑位置文件和回读文件,建立了敏感位和FPGA逻辑地址的对应机制,推导出了对应的关系公式,并提出了一组针对BRAM模块的系统测试方法.该方法大幅度地提高了现有测试方法的效果,并且为器件失效机理的分析和下一步的器件加固设计提供了指导.     

Research on the packing algorithm for anti-SEU of FPGA based on triple modular redundancy and the numbers of fan-outs of the net

Static Random Access Memory （SRAM） based Field Programmable Gate Array （FPGA） is widely applied in the field of aerospace,whose anti-SEU （Single Event Upset） capability becomes more and more important.To improve anti-FPGA SEU capability,the registers of the circuit netlist are tripled and divided into three categories in this study.By the packing algorithm,the registers of triple modular redundancy are loaded into different configurable logic block.At the same time,the packing algorithm considers the effect of large fan-out nets.The experimental results show that the algorithm successfully realize the packing of the register of Triple Modular Redundancy （TMR）.Comparing with Timing Versatile PACKing （TVPACK）,the algorithm in this study is able to obtain a 11％ reduction of the number of the nets in critical path,and a 12％ reduction of the time delay in critical path on average when TMR is not considered.Especially,some critical path delay of circuit can be improved about 33％.     

基于FPGA的循环冗余校验算法实现

循环冗余校验(CRC)码是数据通信中广泛应用的一种差错检测码。在介绍CRC原理的基础上,以常见的CRC-16为例,用VerilogHDL硬件描述语言设计该算法。利用Altera公司的EDA开发工具软件QuartusII6.0,给出仿真波形图以及可以共享的模块,该模块既是CRC码生成器,又是待校验数据的校验器。仿真结果表明,这是一种实现CRC算法的有效方法,其工作频率可达到420.17MHz。     

空间太阳望远镜的图象预处理系统研制

空间太阳望远镜太阳磁场测量要求图象的信噪比为10⁴.受CCD满阱电荷的限制,必须对CCD采集到的图象,在预处理单元进行图象积分以提高信噪比;为了减小CCD引入的噪声,还采用了CCD图象改正技术;对于宁静态的长时间太阳观测,为了克服图象漂移导致无法进行图象积分的难题,提出了图象相关内插累加技术,来进一步提高信噪比;预处理单元还担负着偏振测量中的Stokes参数归一计算、CCD控制、调焦控制和图象格式化等任务.文中分析了预处理系统的处理功能需求,确定了系统设计方案;采用FPGA加DSP的硬件结构,制作了地面原理样机,开发了系统软件.在地面支持设备上对系统功能进行了仿真和测试.     

基于关键路径的三模冗余表决器插入算法

在FPGA的三模冗余设计中,寄存器的反馈环路会导致错误持续出现,严重影响三模冗余的容错性能,因此需要在寄存器的反馈环路上插入表决器。该文首次提出了一种针对映射后网表进行三模冗余设计的方法,同时提出了基于关键路径的表决器插入算法,该算法在表决器的插入时避开关键路径,缓解了三模冗余设计中插入表决器时增加延时的影响。与国外同类算法相比,该文算法在不降低电路可靠性的前提下,以不到1%的面积开销,使得关键路径延时减少3%~10%,同时算法运算速度平均提高35.4%。

     

动态可重构FPGA布局算法

SRAM(Static Random Access Memory)型FPGA凭借其动态结构调整的灵活性等特点, 被广泛应用于工业领域。针对动态可重构功能单元的布局问题, 分析了模拟退火解决方案的局限性, 提出了基于电路分层划分和时延驱动的在线布局算法。算法首先按最小分割原则将电路划分为一定数目的层, 然后按自顶向下的原则在芯片的每一层中布局划分出的层, 同时保证电路关键路径的延时最小。实验结果表明, 所述算法在时延、线长和运行时间方面均优于VPR算法。     

用FPGA实现数字有线电视的加解扰

介绍了用FPGA（现场可编程门阵列）器件实现有线电视加解扰功能,分析了两种数字有纡电视加解扰方式的基本原理和实现过程,并对这两种加解扰方式进行了比较。     

CPLD／FPGA的发展与应用之比较

可编程逻辑器件（Programmable Logic Device，PLD）是一种可由用户对其进行编程的大规模通用集成电路。从PLD的发展历程着眼，主要对PLD的2个发展分支——复杂可编程逻辑器件和现场可编程门阵列的基本结构、功能优势和应用场合进行了较详尽的分析和比较；并从结构和定义上指出二者的区别，同时根据不同技术要求和设计环境指出了相应的CPLD和FPGA的选择方法，最后给出了PLD最新研究热点和未来的发展趋势。     

基于FPGA的电子束曝光机工件台控制器设计

基于激光干涉仪的精密工件台是电子束曝光机的关键设备。为了改进工件台控制器的运算速度．设计了一种基于FPGA的电子束曝光机工件台控制器。本控制器由上位机接口、激光干涉仪测量系统接口、电机控制接口、手动面板接口和主处理器组成,以美国Xilinx公司Spantan3系列的FPGA芯片XC3s400为核心。实现控制器与上位机、激光干涉仪测量系统、伺服驱动系统、手动控制面板之间的数据交换和指令传递。完成工件台的精确移动。满足电子束曝光的定位精度和拼接精度的要求。     

浅谈FPGA设计中的属性标志

本文主要介绍ＦＰＧＡ设计中属性标志的加注方法，ＬＣＡ的命名规则，常用的几种属性标志，及其含义、特点和用法。     

Review of advanced FPGA architectures and technologies

Field Programmable Gate Array （FPGA） is an efficient reconfigurable integrated circuit platform and has become a core signal processing mieroehip device of digital systems over the last decade. With the rapid development of semiconductor technology, the performance and system inte- gration of FPGA devices have been significantly progressed, and at the same time new challenges arise. The design of FPGA architecture is required to evolve to meet these challenges, while also taking advantage of ever increased microchip density. This survey reviews the recent development of advanced FPGA architectures, including improvement of the programming technologies, logic blocks, intercon- nects, and embedded resources. Moreover, some important emerging design issues of FPGA archi- tectures, such as novel memory based FPGAs and 3D FPGAs, are also presented to provide an outlook for future FPGA development.