反馈移位寄存器非奇异性判定

本文给出一般有限域GF(q)上次数不超过3的反馈移位寄存器非奇异的充分和必要条件。     

基于随机性测试的SNOW 2.0算法部件分析与改进

SNOW族算法是目前序列密码算法设计的一个主流方向。针对SNOW族算法现有的安全漏洞,该文以最具代表性的SNOW 2.0算法为研究对象,采用随机性测试方法对其多个域上模加、非线性S盒以及线性反馈移位寄存器(LFSR)3个核心部件进行分析,提出基于随机S盒和高性能LFSR等部件改进的多套改进方案,有效提升SNOW族算法的安全性和实现性能。     

以边为中心的密码逻辑阵列高能效映射算法

为解决密码算法在粗粒度可重构密码逻辑阵列(CRCLA)上映射性能不高及编译时间长的问题,该文提出一种密码算法和硬件资源的描述形式,在映射过程中能够更加直观地显示各个资源的占用情况;并通过分析密码算法运算特征与粗粒度可重构密码逻辑阵列硬件结构的内在关联,以减少关键路径延时为目标,提出了一种以边为中心的密码逻辑阵列高能效映射算法(ECLMap)。通过边映射来指导节点映射,结合相关映射策略,引入回溯机制来提高映射成功率。在仿真平台下对多种密码算法进行实验,相比于其他通用的映射算法,结果表明该文提出的算法映射性能最佳,在算法能效上平均提升了约20%,同时在编译时间上平均提升了约25%。实现了算法的高能效映射。     

PVHArray:一种流水可伸缩的层次化可重构密码逻辑阵列结构

针对密码算法的高效能实现问题,该文提出了一种基于数据流的粗粒度可重构密码逻辑阵列结构PVHArray.通过研究密码算法运算及控制结构特征,基于可重构阵列结构设计方法,提出了以流水可伸缩的粗粒度可重构运算单元、层次化互连网络和面向周期级的分布式控制网络为主体的粗粒度可重构密码逻辑阵列结构及其参数化模型.为了提升可重构密码逻辑阵列的算法实现效能,该文结合密码算法映射结果,确定模型参数,构建了规模为4×4的高效能PVHArray结构.基于55nm CMOS工艺进行流片验证,芯片面积为12.25mm²,同时,针对该阵列芯片进行密码算法映射.实验结果表明,该文提出高效能PVHArray结构能够有效支持分组、序列以及杂凑密码算法的映射,在密文分组链接（CBC）模式下,相较于可重构密码逻辑阵列REMUS_LPP结构,其单位面积性能提升了约12.9%,单位功耗性能提升了约13.9%.     

以边为中心的密码逻辑阵列高能效映射算法

为解决密码算法在粗粒度可重构密码逻辑阵列(CRCLA)上映射性能不高及编译时间长的问题,该文提出一种密码算法和硬件资源的描述形式,在映射过程中能够更加直观地显示各个资源的占用情况;并通过分析密码算法运算特征与粗粒度可重构密码逻辑阵列硬件结构的内在关联,以减少关键路径延时为目标,提出了一种以边为中心的密码逻辑阵列高能效映射算法(ECLMap).通过边映射来指导节点映射,结合相关映射策略,引入回溯机制来提高映射成功率.在仿真平台下对多种密码算法进行实验,相比于其他通用的映射算法,结果表明该文提出的算法映射性能最佳,在算法能效上平均提升了约20％,同时在编译时间上平均提升了约25％.实现了算法的高能效映射.     

σ-LFSR序列极小多项式性质研究

σ-线性反馈移位寄存器(σ-LFSR)是基于字设计的,在安全性和效率上达到较好折衷的一种反馈移位寄存器。σ-LFSR输出序列的特征多项式为有限域上的矩阵多项式。该文利用有限域上矩阵多项式环的代数结构,给出了σ-LFSR输出序列极小多项式唯一的充分必要条件。     

σ-LFSR序列极小多项式性质研究

σ-线性反馈移位寄存器(σ-LFSR)是基于字设计的,在安全性和效率上达到较好折衷的一种反馈移位寄存器.σ-LFSR输出序列的特征多项式为有限域上的矩阵多项式.该文利用有限域上矩阵多项式环的代数结构,给出了σ-LFSR输出序列极小多项式唯一的充分必要条件.     

利用域间映射的多元QC-LDPC码构造

通过定义有限域间的映射关系,提出了一种低复杂度的多元准循环奇偶校验码( QC-LDPC )的构造方法。利用这种方法可将较高阶数有限域的校验矩阵映射到指定的较低有限域上,且能保持原矩阵的结构性与稀疏特性。所构造的多元LDPC码不仅具有较低的译码复杂度且具有准循环特性,在硬件上也易于用移位寄存器实现。在高斯白噪声( AWGN)信道下的仿真结果表明,所构造的多元QC-LDPC码具有良好的编译码性能。当误码率为10-6时,码率为0.765的QC-LDPC码在目标域GF(8)上能获得0.2 dB的性能增益。     

高速可重构抽取移位单元研究与设计

为了提升密码算法中抽取、移位等位操作的处理效率,降低抽取和移位实现的硬件资源消耗,构建了以iButterfly网络为基础的高速可重构抽取移位硬件架构,提出架构所需的路由信息生成算法并进行高速硬件映射.最后对架构进行性能评估,结果表明,提出的抽取移位单元具有较高的处理效率和灵活性,在CMOS 65nm工艺下,32比特抽取移位工作频率可达到2GHz.     

基于m序列统计特性的序列密码攻击

主要论述对序列密码的攻击方法:对于线性反馈移位寄存器序列,利用m序列的游程特性以及序列本身的递推关系,彻底还原产生该m序列的线性反馈移位寄存器。对于非线性组合序列,利用m序列的采样特性,降低其攻击难度,从而易于求取非线性组合生成器中各个线性反馈移位寄存器的极小多项式和初始密钥。     

基于流体系结构的高效能分组密码处理器研究

针对现有密码处理器存在的问题,借鉴流处理器架构,提出了高效能的可重构分组密码流处理器架构.该架构采用层次化设计思想,通过分块式本地寄存器组的数据组织方式和共享拼接使用运算单元机制,实现了软件流水和硬件流水的协同工作,能够挖掘分组内和分组间的指令级并行性并提高功能单元的利用率.在65nm CMOS工艺下对架构进行了综合仿真,并经过了大量算法映射.实验结果证明,该架构在CBC和ECB加密模式下均具有良好的加密性能.与其他密码处理器相比,该架构具有小面积、高效能的特点.     

A High Energy-Efficient Reconfigurable VLIW Symmetric Cryptographic Processor with Loop Buffer Structure and Chain Processing Mechanism

By exploring symmetric cryptographic data level and instruction-level parallelism, the reconfigurable processor architecture for symmetric ciphers is presented based on Very-long instruction word (VLIW) structure. The application-specific instruction-set system for symmetric ciphers is proposed. As for the same arithmetic operation of symmetric ciphers, eleven kinds of reconfigurable cryptographic arithmetic units are designed by the reconfigurable technology. As to the requirement of high energy-efficient design, the loop buffer structure for instruction fetching unit is proposed to reduce the power consumption significantly with the same frequency as conventional, meanwhile, the chain processing mechanism is proposed to improve the cryptographic throughput without any area overhead. It has been fabricated with 0.18μm CMOS technology. The result shows that the processor can work up to 200MHz, and the fourteen kinds of cryptographic algorithms were mapped in the processor, the encryption throughput of AES, SNOW2.0 and SHA2 algorithm can achieve 1.19Gbps, 1.05Gbps, and 407Mbps respectively.     

可重构分组密码指令集处理器自动映射方法研究

计算资源与寄存器资源分配是可重构处理器自动并行映射的重要问题,该文针对可重构分组密码指令集处理器的资源分配问题,建立算子调度参数模型和处理器资源参数模型,研究了分组密码并行调度与资源消耗之间的约束关系;在此基础上提出基于贪婪思维、列表调度和线性扫描的自动映射算法,实现了分组密码在可重构分组密码指令集处理器上的自动映射。通过可用资源变化实验验证算法并行映射的有效性,并对AES-128算法的映射效果做了横向对比验证算法的先进性,所提自动映射算法对分组密码在可重构处理中的并行计算研究有一定的指导意义。     

基于FPGA的eStream序列密码实现分析

欧洲eStream序列密码计划推动了现代序列密码的发展,序列密码研究开始关注于易于硬件实现的轻量化序列密码设计。主要研究了eStream序列密码推荐的三种面向硬件实现的密码算法:Grain-128、MICKEY2.0和TRIVIUM。首先分别介绍了三种算法的基本原理,然后针对每种算法进行FPGA下的电路结构设计,最后采用Verilog HDL语言,在Xilinx Virtex-5 FPGA平台上进行了综合实现。实现结果表明,在三种算法中,TRIVIUM算法占用FPGA逻辑资源最少,其吞吐量最高,而MICKEY2.0算法占用FPGA逻辑资源最多,同时吞吐量最低。     

一种基于流处理框架的可重构分簇式分组密码处理结构模型

可重构密码处理结构是一种面向信息安全处理的新型体系结构,但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型(Stream based Reconfigurable Clustered block Cipher Processing Array, S-RCCPA)。针对分组密码算法特点,采用粗粒度可重构功能单元、基于Crossbar的分级互连网络、分布式密钥池存储结构以及静态与动态相结合的重构方式,支持密码处理路径的动态重组,以不同并行度的虚拟流水线执行密码任务。对典型分组密码算法的适配结果表明,在 CMOS工艺下,依据所适配算法结构的不同,规模为41的S-RCCPA模型的典型分组密码处理性能可达其它架构的5.28~47.84倍。     

A framework for reconfigurable computing: task scheduling and context management-a summary

Reconfigurable computing is consolidating itself as a real alternative to ASICs (Application Specific Integrated Circuits) and general-purpose processors. The main advantage of reconfigurable computing derives from its unique combination of broad applicability, provided by the reconfiguration capability, and achievable performance, through the potential parallelism exploitation. The key aspects of the scheduling problem in a reconfigurable architecture are discussed, focusing on a task scheduling methodology for DSP and multimedia applications, as well as the context management and scheduling optimizations.     

FPGA Implementation and Energy Cost Analysis of Two Light-Weight Involutional Block Ciphers Targeted to Wireless Sensor Networks

In this paper, we investigate the energy cost of the FPGA implementation of two cryptographic algorithms targeted to wireless sensor networks (WSNs). Recent trends have seen the emergence of WSNs using sensor nodes based on reconfigurable hardware, such as a field-programmable gate arrays (FPGAs), thereby providing flexible functionality with higher performance than classical microcontroller based sensor nodes. In our study, we investigate the hardware implementation of involutional block ciphers since the characteristics of involution enables performing encryption and decryption using the same circuit. This characteristic is particularly appropriate for a wireless sensor node which requires the function of both encryption and decryption. Further, in order to consider the suitability of a cipher for application to a wireless sensor node, which is an energy constrained device, it is most critical to consider the cost of encryption in terms of energy consumption. Hence, we choose two involutional block ciphers, KHAZAD and BSPN, and analyze their energy efficiency for FPGA implementation.     

一种密码专用可编程逻辑阵列的分组密码能效模型及其映射算法

密码专用可编程逻辑阵列(CSPLA)是一种数据流驱动的密码处理结构，该文针对不同规模的阵列结构和密码算法映射实现能效关系的问题，首先以CSPLA的特定硬件结构为基础，以分组密码的高能效实现为切入点，建立基于该结构的分组密码算法映射能效模型并分析影响能效的相关因素，然后进一步根据阵列结构上算法映射的基本过程提出映射算法，最后选取几种典型的分组密码算法分别在不同规模的阵列进行映射实验。结果表明越大的规模并不一定能够带来越高的能效，为取得映射的最佳能效，阵列的规模参数应当与具体的硬件资源限制和密码算法运算需求相匹配，CSPLA规模为4×4～4×6时映射取得最优能效，AES算法最优能效为33.68 Mbps/mW，对比其它密码处理结构，CSPLA具有较优的能效特性。