实现异步FIFO的一种方法

FIFO（先入先出寄存器）是一种常用的电路器件，用可编程器件进行项目开发时，可以将FIFO器件集成进去，从而避免了用专用FIFO芯片所带来的诸多不便，在大多数参考资料中，常用数组的描述方法来编写VHDL语言，但由于其在综合时耗用大量的寄存器，所以是不可行的，本文利用XILINX FPGA器件中的RAM结构，提出了一种高效率实现异步FIFO的方法。     

异步FIFO的FPGA实现

本文提出了一种用FPGA芯片实现异步FIFO的方案，重点强调了异步FIFO握手信号FULL、EMPTY的设计，并用VHDL语言给以实现。     

FPGA异步FIFO设计中的问题与解决办法

通过分析异步FIFO的基本结构和工作原理,以降低亚稳态的出现频率、充分利用异步FIFO的内存资源为主要目的,提出一种在FPGA内部实现的异步FIFO设计方法。本文在传统设计的基础上提出一种新颖的电路结构来准确判断空／满标志位的产生,即检测加计数器的方法;并用QuartusⅡ对其进行仿真,得到了比较好的性能。     

FPGA设计及安全策略

本文叙述了ＦＰＧＡ器件设计和使用过程中经常遇到的问题及其解决方法，这些方法对普通电路设计亦有参考价值。     

基于FPGA的异步FIFO设计

在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FP-GA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

一种并行异步FIFO控制算法设计

在多种电子系统设计中,不同时钟域之间的数据传递问题往往给设计者带来严重的设计瓶颈,而采用FIFO电路可以有效的解决这一问题。因此提出了一种工作速度高、可靠性好和设计简单灵活的并行异步FIFO控制算法。把FIFO控制算法分为两部分:写FIFO控制算法和读FIFO控制算法,分别做了详细的分析和讨论。测试结果表明该算法工作原理简单,性能稳定可靠。     

高速异步FIFO的设计和实现

本文介绍了一种新型异步FIFO的设计和ASIC实现,与传统的格雷码作异步FIFO指针的方法不同,该FIFO实现方案采用了一种移位码,在避免了亚稳态出现的同时缩短了关键路径,提高了工作频率。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的综合实现结果。     

基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。     

一种基于格雷码的异步FIFO设计与实现

介绍了FPGA在实现异步FIFO及其在跨时钟域逻辑设计中的应用,并利用Gray码作异步FIFO指针的方法。该FIFO实现方案与使用传统方案相比,避免了亚稳态的出现,性能更稳定。本设计采用Verilog硬件描述语言实现,具有良好的可移植性和设计灵活性。最后,给出了系统的仿真及综合结果。     

串行数据源的设计及其FPGA的实现

文中详细阐述了串行数据模拟器的功能和体系结构，并讨论了用ＦＰＧＡ实现它的方法。     

基于FPGA的异步FIFO设计

在现代集成电路设计中，一个系统往往包含了多个时钟，如何在异步时钟间传递数据成为一个很重要的问题．而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件．文中介绍了一种基于FPGA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

基于FPGA的异步FIFO设计与实现

异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷(GRAY)变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点,使得整个系统可靠性高和抗干扰能力强,系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构,使得系统具有良好的可扩充性。     

异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。     

高速异步FIFO的设计与实现

本文主要研究了用FPGA芯片内部的EBRSRAM来实现异步FIFO设计方案,重点阐述了异步FIFO的标志信号--空/满状态的设计思路,并且用VHDL语言实现,最后进行了仿真验证.     

异步FIFO的Verilog设计

介绍异步FIFO的基本结构和工作原理,分析异步FIFO的设计难点及其解决办法,在传统设计的基础上提出一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能.     

一种基于FPGA实现的高速缓存设计

为了解决嵌入式实时数据采集系统中,高速采集数据量大,而处理器的处理速度有限的矛盾,保证数据不丢失并提高处理器的数据吞吐率,文中提出一种基于FPGA(现场可编程门阵列)实现的最优FIFO(先入先出存储器)结构设计,它可以成倍提高数据流通速率,增加嵌入式系统的实时性。