1GHz 0.5μm CMOS低噪声放大器的设计

从低噪声放大器(LNA)的设计原理出发,提出并设计了一种工作于1GHz的实用LNA.电路采用共源-共栅的单端结构,用HSPICE软件对电路进行分析和优化.模拟过程中选用的器件采用TSMC 0.5μm CMOS工艺实现.模拟结果表明所设计的LNA功耗小于15mW,增益大于10dB,噪声系数为1.87dB,IIP3大于10dBm,输入反射小于-50dB.可用于1GHz频段无线接收机的前端.     

2.9GHz 0.35μm CMOS低噪声放大器

随着特征尺寸的不断减小,深亚微米CMOS工艺其MOSFET的特征频率已经达到50Hz以上,使得利用CMOS工艺实现GHz频段的高频模拟集成电路成为可能,越来越多的射频工程师开始利用先进的CMOS工艺设计射频集成电路,本文给出了一个利用0．35μmCMOS工艺实现的2．9GHz单片低噪声放大器,放大器采用片内集成的螺旋电感实现低噪声和单片集成。在3伏电源下,工作电流为8mA,功率增益大于10dB,输入反射小于－12dB.     

1.8GHz 0.35mm CMOS低噪声放大器的实现

介绍了一种频率为1.8GHz的低噪声放大器(LNA)的设计方案,采用TSMC 0.35μm CMOS工艺实现,增益为25dB,噪声系数2.56dB,功耗≤10mW,IIP3为-25dB或5dBm。     

一种3.8 GHz 0.25μm CMOS低噪声放大器的设计

从优化电路结构出发,提出并设计了一种工作于3.8 GHz的低噪声放大器。与传统级联结构相比,该电路引入了级间匹配网络。级间匹配网络的实现,可以使整个电路的功率增益、噪声系数等关键性能指标得到改善。电路采用0.25μm RF CMOS工艺制作,用Hspice软件对电路进行了模拟。结果表明,该电路的正向功率增益为15.67 dB,NF为2.88 dB,IIP3为-0.21 dBm,功耗为25.79 mW。     

1.8GHz O.35μm CMOS低噪声放大器的实现

介绍了一种频率为1.8GHz的低噪声放大器(LNA)的设计方案,采用TSMC 0.35 μ m CMOS工艺实现,增益为25dB,噪声系数2.56dB,功耗≤10mW,IIP3为-25dB或5dBm.     

2.4GHz O.25μm CMOS集成低噪声放大器的设计

采用TSMC 0.25μm CMOS工艺,设计了单端和差分两种工作在2.4GHz可应用于蓝牙的全集成低噪声放大器.详述了设计过程并给出了优化仿真结果.经比较得出,差分低噪声放大器为了取得和单端低噪声放大几乎同样的性能,要消耗双倍的功耗和面积,但因其对共模信号干扰的免疫力以及对衬底耦合的抑制作用而越来越受到青睐.     

1.8V 5.2GHz差分结构CMOS低噪声放大器

无线接收机小型化及低成本的发展趋势,要求人们解决高集成度及低功率的问题,从而推动了将射频部分与基带电路部分实现单片集成的研究,我们给出了利用0．18μm CMOS工艺设计的5．2GHz低噪声放大器。在1．8v电压下,工作电流为24mA增益为15．8dB噪声系数为1．4dB。     

5.2GHz 0.18μm CMOS射频低噪声放大器的设计

采用TSMC 0.18μm CMOS工艺,设计应用于IEEE 802.11a的无线局域网络的低噪声放大器（LNA）。整个电路采用1.8V单电源供电,输入输出匹配良好。用ADS模拟软件对电路进行分析优化,结果表明：在中心频率5.2GHz处,噪声系数为2.51dB,功率增益为17.373dB。     

2.4 GHz CMOS低噪声放大器的设计

设计了一个共源-共源共栅的两级低噪声放大器,并且在两级之间采用了串联谐振回路来提高电路的性能.该电路采用TSMC 0.18μm CMOS工艺,电源电压为1.8 V.仿真结果显示,在2.45 GHz的中心频率上,该电路能够提供26.92 dB的正向增益及很好的输入输出匹配,噪声系数为0.88 dB,功耗为14.49 mW,1dB压缩点为-9dBm.     

2.4GHz0.25μmCMOS集成低噪声放大器的设计

采用TSMC 0.25mm CMOS工艺,设计了单端和差分两种工作在2.4GHz可应用于蓝牙的全集成低噪声放大器。详述了设计过程并给出了优化仿真结果。经比较得出,差分低噪声放大器为了取得和单端低噪声放大几乎同样的性能,要消耗双倍的功耗和面积,但因其对共模信号干扰的免疫力以及对衬底耦合的抑制作用而越来越受到青睐。     

1.9GHz0.18μm CMOS低噪声放大器的设计

针对1.9GHzPHS和DECT无线接入系统的应用,提出了一种可工作于1.2V电压的基于源级电感负反馈共源共栅结构而改进的CMOS低噪声放大器,并对其电路结构、噪声及线性特性等主要性能进行分析。并与传统的低噪声放大器进行对比,该电路采用两级放大结构,通过加入电容和电感负反馈可以分别实现低功耗约束下的噪声优化和高的线性度。采用TSMC0.18μm CMOS工艺模型设计与验证,实验结果表明：该低噪声放大器能很好满足要求,且具有1.4dB的噪声系数和好的线性度,输入1dB压缩点-7.8dBm,增益11dB,功耗11mW。     

1.3GHz 0.25μm CMOS低噪声放大器的设计

设计了一种基于0．25μm CMOS工艺的共源共栅型1．3GHz的LNA。从噪声优化、增益及阻抗匹配角度详细分析了电路的设计方法，讨论了寄生电容Cgd、C_match_in及共栅管沟道宽度W2对LNA性能的影响。采用ADS软件，对W2进行扫描和对LNAS参量和噪声系数进行仿真测试结果表明：该LNA在1．3GHz的工作频率下．具有良好的性能指标，噪声系数fN为1．42dB，增益S21为13．687dB．匹配参数S11为-14．769dB，S22为-14．530dB，反向隔离度S12为-52．955dB。     

低功耗2.4GHz 0.18μm CMOS全集成低噪声放大器设计

我们利用0.18μm CM O S工艺设计了低噪声放大器。所有电感采用片上螺旋电感,全集成在单个芯片上,并实现片内50Ω匹配。本次电路设计分析采用ADS仿真软件,电源电压1V,工作电流8mA,增益为15.4dB,噪声系数2.7dB,线性度指标IIP 3为-0.6dB。结论是CM O S工艺在工艺和模型方面的改进,使得CM O S RF电路设计更为精确,可集成度更高。     

用于802.11a系统的5.8GHz 0.18μm CMOS全集成低噪声放大器设计

通过对输入匹配、噪声和线性度的分析,给出了改进低噪声放大器综合性能的方法.利用软件对电路进行噪声优化,设计出了一个0.18μm CMOS工艺的5.8GHz全集成低噪声放大器.采用工艺厂家提供的电感测试数据进行参数提取,得到精准的电感模型并用于电路仿真.设计结果是整个电路功耗13mW,功率增益为14dBm,噪声系数为2.05dB,线性度指标IIP3为-1dBm.     

低电压低功耗CMOS射频低噪声放大器的研究进展

由于无线移动终端重量、体积以及成本等各方面的限制，电路必须满足低电压、低功耗的要求。在CMOS射频低噪声放大器中，如何在满足性能指标要求的同时降低电源电压和功耗，已成为当前研究的热点。文章综述了几种降低CMOS低噪声放大器电源电压和功耗的方法，讨论了一些相关的设计问题。最后，展望了低电压、低功耗CMOS低噪声放大器的未来发展趋势。     

1.8 GHz CMOS有源负载低噪声放大器

提出了一种新的变压器型有源电感负载低噪声放大器设计方案。单片无源大电感的品质因数通常很低,因此,需验证变压器型有源电感替代无源电感负载的有效性,与现有的一些单片无源电感负载低噪声放大器进行了比较,结果表明变压器型有源电感负载低噪声放大器可以得到更低的噪声系数。     

1．8V 5．2GHz差分结构CMOS低噪声放大器

本文给出了利用0．18umCMOS工艺设计的5．2GHz低噪声放大器。在1．8V电压下，工作电流为24mA增益为15．8dB噪声系数为1．4dB.     

2.4 GHz CMOS低噪声放大器设计

提出并设计了一个2.4 GHz低噪声放大器,该放大器采用TSMC 0.25 μm RF CMOS工艺实现.与传统的共源共栅结构相比,该电路引入了一个电感与级间寄生电容谐振,使整个电路的线性度、噪声系数等     

低功耗CMOS低噪声放大器的分析与设计

基于TSMC 0.18μm CMOS工艺,设计了一种低功耗约束下的CMOS低噪声放大器。与传统的共源共栅结构相比,该电路在共源晶体管的栅源间并联一个电容,以优化噪声;并引入一个电感,与级间寄生电容谐振,以提高增益;通过减小晶体管的尺寸,实现了低功耗。模拟结果表明,在2.45 GHz工作频率下,增益大于14 dB,噪声系数小于1 dB,直流功耗小于2 mW。     

14 GHz带宽的63 GHz CMOS低噪声放大器

据《信学技报》(日)2009年109(133)期报道,日本东京大学藤岛实等人采用90 nm 1P8M CMOS工艺+1层WCSP(Wafer Level Chip Size Package)工艺开发了毫米波低噪声放大器。63 GHz下的最大微分增益(differential gain)为20