面向最大串扰噪声的测试生成方法

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路的影响越来越大,并可能使得电路在运行时失效.为此提出一种面向受害线上最大串扰噪声的测试生成方法,该方法基于多串扰脉冲故障模型,能够有效地模型化故障并生成合适的向量.为了能够激活尽可能多的侵略线以造成受害线上的最大脉冲噪声,首先将测试生成问题转化为一个加权的最大可满足问题,再使用解题器求解,以得到测试向量;此外,将子通路约束加入到可满足问题的描述之中,以保证所有被激活的侵略线能够同时跳变.针对ISCAS89电路的实验结果显示,文中方法适用于较大规模电路的串扰噪声测试,并且具有可接受的运行时间.     

针对串扰引起的时延故障的测试产生

串扰的出现可能会导致电路出现逻辑错误和时延故障．因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待．由于电路中较长的通路具有较短的松弛时间，因此容易因为串扰问题产生时延故障．针对这类故障给出了一个考虑较长通路上串扰现象的时延故障测试产生算法，该算法采用了波形敏化技术．实验结果表明，采用文中的技术可以对一定规模的电路的串扰时延故障进行测试产生．     

针对线间串扰现象的静态定时分析

超深亚微米工艺下，线间串扰是导致电路故障的主要原因之一。尽管可能导致故障的线间串扰的数量巨大，但真正会引起故障的线间串扰却相对较少。因此，如果能在对电路验证或测试前进行静态定时分析，找出那些导致电路故障的线间串扰，则可以有效提高测试生成效率，并降低测试成本。基于此目的，文章在静态定时分析中引入对线间串扰 扰现象的分析，在线时延模型的基础上使用重叠跳变对故障模型，只需要求出与最长通路的重叠跳变对即可。在对ISCAS89基准电路的实验中，各电路需要测试的串扰数平均减少至10％以下。相对于已发表的实验结果，本文的实验结果具有较高的CPU效率。     

考虑时延偏差的数字电路时延测试综述

先进集成电路工艺下,时延测试是数字电路测试的一项重要内容。各种时延偏差来源如小时延缺陷、工艺偏差、 串扰、电源噪声、老化效应等,影响着电路的额定时钟频率,是时延测试中需要考虑的因素。文章在介绍电路时延偏差 问题的各种来源的基础上,给出了针对不同的时延偏差问题所涉及的分析、建模、测试生成与电路设计等关键技术。进 一步介绍了中国科学院计算技术研究所近年来在考虑时延偏差的数字电路时延测试方面所做的研究工作,包括：考虑串 扰/电源噪声的时延测试、基于统计定时分析的测试通路选择、片上时延测量、超速测试、测试优化、在线时序检测等方 面。文章最后对数字电路时延测试技术的发展趋势进行了总结。     

串扰时延故障的SAT-ATPG算法研究

随着芯片运行速度不断提高,对串扰时延的测试已成为一个迫切需要解决的问题;文中提出一种面向多条攻击线的受害线上最大串扰噪声的测试生成方法;此方法建立了串扰通路时延故障模型、分析了布尔可满足性问题、讨论了七值逻辑,研究了串扰时延故障测试转换为CNF的逻辑表达式,在非鲁棒测试条件下约简CNF范式,并提出了串扰时延故障的SAT-ATPG算法;最后通过实例分析,对本文算法进行验证;结果表明:该算法对串扰时延故障的测试矢量的生成是有效的。     

一种新的基于固定型故障的通路时延故障可测试性分类方法

在数字电路的时延测试、时序分析和时序优化中都会用到不可测通路时延故障的识别。本文通过简单的变换将原电路展开，然后对原电路里的伪时序通路(false timing paths)和展开后的电路里的冗余固定型故障建立一种很强的关系。已经证明过通路时延故障测试是时延测试里最精确的形式。     

采用部分增强型扫描提高跳变时延故障覆盖率的触发器选择方法

选择关键的常规扫描触发器进行置换是采用部分增强型扫描时延测试方法的核心问题.通过定义常规扫描触发器和未检测跳变时延故障的相关度的概念及其计算方法,提出一种触发器选择方法.首先找到被测电路中采用捕获加载方法不可测,但采用增强型扫描可测的跳变时延故障;然后依据常规扫描触发器与这些故障的相关度把少量关键的常规扫描触发器替换成为增强型扫描单元,从而有效地提高电路中跳变时延故障被检测的概率.实验结果表明,采用文中方法在可以接受的硬件开销下能有效地提高被测电路中的跳变时延故障覆盖率.     

基于MAF模型的串扰时延故障的测试矢量生成

随着深亚微米技术,串扰噪声问题越来越严重。利用MAF模型的基本思想,探讨了一种串扰时延最大化算法,并且利用被修改的FAN算法,生成测试矢量。对于一条敏化通路,利用被修改的FAN算法适当地激活相应的攻击线和受害线,使电路在最恶劣情况下引起最大通路时延,从而实现更有效的时延测试。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于多攻击线的串扰时延故障的测试矢量产生是有效的。     

用不同敏化方法提高超速测试的故障覆盖率

面向小时延缺陷(small delay detect,SDDs)的测试产生方法不仅要求测试产生算法复杂度低,还要尽可能地检测到小时延缺陷。超速测试避免了因测试最长敏化通路而带来的测试效率过低的问题,而且它要求测试向量按敏化通路时延进行分组,对每组分配一个合适的超速测试频率,再采用一种可快速、准确选择特定长度的路径选择方法来有效地提高测试质量。同时,文中首次通过优先选用单通路敏化标准对短通路进行检测,对关键通路有选择地进行非强健测试,相对采用单一的敏化方法,能以很小的时间代价提高含有小时延缺陷的结点的跳变时延故障覆盖率(TDF)。在ISCAS’89基准电路中对小时延缺陷的检测结果表明:用不同敏化方法进行测试产生,能在低的cpu时间里取得更高的跳变时延故障覆盖率。     

基于SAT的串扰时延故障测试

随着深亚微米技术的不断发展和芯片运行速率的不断提高,串扰噪声问题越来越严重,对串扰时延测试已成为一个迫切的问题。在组合电路的基础上,将SAT（布尔可满足性）方法引入到串扰引起的时延测试中,通过词法分析和语法分析直接提取Verilog（硬件描述语言）源码的形式模型,组合成CNF（合取范式）形式。并在非鲁棒测试条件下,激活串扰时延故障,约简CNF范式表达式,最终输入SAT求解器得到测试矢量。在标准电路 ISCAS’85上进行实验验证,结果表明：该算法对于串扰时延故障的测试矢量产生是有效的。     

时序窗口和米勒因数在串扰时序分析中的应用

介绍了在对芯片进行静态时序分析过程中,使用时序窗口的方法,滤除对延时无影响的串扰情况.利用米勒等效去耦方法精确计算导线延时,并根据线间信号变化情况计算确定米勒因数.借此完成串扰对信号延迟影响的分析,实现分析的高精确度,帮助设计者在设计过程中发现并合理解决信号完整性问题.     

Defect-Tolerant Mapping of CMOL Circuit Targeting Delay Optimization

In view of the significant number of defective nanodevices in the Cmos/nanowire/MOLecular hybrid (CMOL)circuit,defect-tolerant mapping is an essential step to achieve correct logic operations in defective CMOL circuits.However,less effort has been made to improve circuit delay by defect-tolerant strategies.In this paper,the factors affecting the delay of mapped circuits are analyzed,and the path-tree based defect-tolerant mapping method for the delay optimization is proposed.From the logic-domain,the terminology of the path tree is presented,and the logic circuit is first partitioned into multiple path trees.Then,the mapping areas in the physic-domain are pre-planned for (near) critical path trees.During the mapping process,the specific mapping modes and an updating strategy are formulated to map the path trees:inputs are mapped based on input sorting;(near) critical path trees are mapped with priority,while the others are mapped in a hierarchical way.Finally,an improved tabu search algorithm is employed to verify the validity of the proposed defect-tolerant mapping method.Experimental evaluations on the ISCAS benchmarks show that the proposed method can reduce circuit delay by 15.22％.     

基于串扰影响的混合时序分析

针对产生串扰所需的耦合电容、信号翻转方向及时序信息,提出了包括串扰目标选择、串扰逻辑关系验证的混合时序分析算法。该算法在混合时序分析中引入测试生成,通过考察信号间的时序和逻辑关系来验证耦合电容处是否有串扰发生,并在串扰条件下验证电路的时序是否收敛。实验证明,该算法真实地反映了电路中串扰的分布情况,所得的延时分析结果也更为准确。     

数字电路串扰故障测试的路径敏化方法研究

数字电路集成度的提高特别是近年来系统芯片的出现,信号线之间的间距不断缩小,使得信号线间容易发生串扰.文章首先对串扰故障模型,特别是信号线间容性和感性耦合所产生的串扰及其特征进行了讨论,其次针对数字电路中串扰故障的检测,研究了基于路径敏化的测试矢量生成方法,给出了方法的实现步骤.     

An analytical delay model

Delay consideration has been a major issue in design and test of high performance digital circuits.The assumption of input signal change occurring only when all internal nodes are stable restricts the increas of clock frequency.It is no longer true for wave pipelining circuits.However,previous logical delay models are based on the assumption.In addition,the stable time of a robust delay test generally depends on the longest sensitizable path delay.Thus,a new delay model is desirable.This paper explores th necessity first.Then,Boolean process to analytically describe the logical and timing behavior of a digital circuit is reviewed.The concept of sensitization is redefined precisely in this paper.Based on the new concept of sensitization,an analytical delay model is introduced.As a result,many untestable delay faults under the logical delay model can be tested if the output waveforms can be sampled at more time points.The longest sensitizable path length is computed for circuit design and delay test.