FFT处理器寄生参数提取和静态时序分析

本文在简要介绍寄生参数提取工具Star-RCXT和静态时序分析工具PrimeTime的基础上,对已通过物理验证工具Calibre DRC和LVS的FFT处理器版图用Star-RCXT工具进行了基于CCI的寄生参数提取,得到内部互连网络的详细寄生电容和电阻值.最后,用PrimeTime工具进行了精确的版图时序分析.     

标准单元电路-版图设计自动优化技术

提出了一种标准单元的电路-版图设计自动优化技术.根据目标电学性能等确定电路中器件的参数值,然后根据参数变化微调现有的标准单元版图,快速自动生成符合设计规则的新版图.该技术可从新版图中获取电路寄生参数,对电路的电学性能进行评估,进一步提高电路-版图设计自动优化速度.测试表明,该技术既可以用于加速标准单元建库和设计移植,也可以支持对更高层的SOC设计进行延时和功耗的在位优化,加速设计收敛,可缩短开发周期.     

基于时间窃取的数字电路时序优化方法

在大规模数字集成电路设计中,时序分析是签核(Signoff)的关键一环,目前电路设计中主要通过关键路径优化使电路时序达到要求,但这类方法可能会使电路结构发生改变,电路版图也要进行大量更改,延长了芯片设计周期.为能快速解决电路时序修正问题,提出了一种基于动态电路设计思想的时移触发器,此触发器去除了建立(Setup)时间,基于SMIC40 nm工艺完成电路设计和仿真,进行了触发器标准单元版图绘制,通过合理分配参数,时序参数优于标准单元库中的D触发器.不同工艺角(Process,Voltage,Temperature,PVT)仿真表明,在典型情况下,时移触发器相比于SMIC40 nm标准单元库中相同驱动能力的D触发器输出响应时间加速比达到188.6%.结合所设计的时移触发器和时间窃取(Timing Borrow)方法,分析了数字电路中时序分配情况,所设计的触发器可应用于工程更改计划(Engineering Change Order,ECO)阶段进行数字电路时序修复和优化,可减少时钟树和逻辑电路调整,有效缩短数字电路芯片设计周期.     

来自美国硅谷的信息(下)—半导体产业复苏,各厂商积极布局

不要忽略验证工具 Mentor Graphics副总裁兼总经理Joseph Sawicki介绍了他们的最新产品,版图的寄生参数提取工具Cahbre xACT 3D,Joseph称,以往此类工具存提取器件的寄生参数时都是二维的,即对器件的几何坐标进行标示和记录从而确定寄生参数,而Calibre xACT 3D则是提取单个器件以及不同器件之间的三维空间信息,这样所得到的寄生参数当然更精确.     

MAC控制器IP硬核的设计与验证

采用布局布线工具Encounter对MAC控制器IP硬核进行版图设计,版图设计完成后通过编辑StreamOut.map文件中层数导出符合Virtusoo工具要求的GDS文件,并基于Virtuso环境采用Calibre工具对MAC控制器IP硬核进行物理验证,对设计规则检查和版图与原理图一致性检查中存在的违规提出具体解决办法.通过物理验证后的版图导出def格式文件采用Star-RCXT工具进行寄生参数抽取,得到内部互连网络的详细寄生参数值用PrimeTime工具做精确时序分析.最终成功实现满足时序和制造工艺要求的MAC控制器IP硬核,达到设计的目标和要求.     

来自美国硅谷的信息（下）：一半导体产业复苏，各厂商积极布局

不要忽略验证工具 Mentor Graphics副总裁兼总经理Joseph Sawicki介绍了他们的最新产品,版图的寄生参数提取工具Calibre xACT 3D,Toseph称,以往此类工具在提取器件的寄生参数时都是二维的,即对器件的几伺坐标进行标示和记录从而确定寄生参数,而Calibre xACT 3D则是提取单个器件以及不同器件之间的三维空间信息,这样所得到的寄生参数当然更精确。     

版图邻近效应的高精度标准单元波动检测电路

随着集成电路的发展,工艺尺寸进一步微缩,工艺波动导致的器件波动对电路性能以及可靠性的影响越来越严重.版图邻近效应就是先进工艺下影响工艺波动的重要因素.为了应对先进工艺下版图邻近效应(LPE)的影响,代工厂需要确立器件波动最小且最优标准单元版图.如何精确测量相同标准单元的不同版图的器件波动具有很大的挑战.提出了一个高分辨率、高速且测试便利的器件波动检测电路,用来对6种优化LPE引入的器件波动影响的标准单元版图进行测试.电路在28 nm工艺上进行了流片验证,电路面积为690 μm×350 μm,并对全晶圆进行了测试.通过分析NMOS和PMOS的测试结果,对比了不同版图形式应对LPE影响的效果,进而为代工厂设计和优化标准单元版图,尽可能减小LPE引入的器件波动提供参考.     

纳米工艺时代的可制造性设计

近几年来,DFM一直是全球EDA业界最热门的题材.从各家EDA公司的网页上进行了解,DFM可以是优化标准单元库的成品率.或是压缩版图.也有说是优化晶圆映射(WaferMapping),以至于平坦化填充.以及时序收敛.     

一种用于标准单元版图交替移相掩模相位兼容性规则检查的工具

介绍了一套基于相位冲突图的生成和处理的新方法 ,可以准确、全面地对由传统方法设计的标准单元版图(暗场 )进行检查 .基于此方法的软件工具能够检查标准单元版图 ,找出不符合交替移相掩模设计要求的图形 ,并给出相关的修改建议 .实验结果证实了该工具的有效性     

一种用于标准单元版图交替移相掩模相位兼容性规则检查的工具

介绍了一套基于相位冲突图的生成和处理的新方法,可以准确、全面地对由传统方法设计的标准单元版图(暗场)进行检查.基于此方法的软件工具能够检查标准单元版图,找出不符合交替移相掩模设计要求的图形,并给出相关的修改建议.实验结果证实了该工具的有效性.