数控高频振荡器的设计

介绍了目前常用的数控延迟单元电路结构,详细分析了这些电路的优缺点.在此基础上,对其中一种电路结构进行了详细的理论分析,改进了电路结构,规范了电路设计的具体步骤,并通过大量的电路模拟,印证了理论分析的正确性.以此延迟单元为核心,在SMIC 0.13μm工艺下,设计实现了一款数控高频振荡器.该振荡器的频率范围高达700 MHz,最高稳定输出频率可达到1 GHz.由于采用全数字实现方式,其功耗最大值不到0.7 mW,版图面积只有26μm×36μm.该电路已成功应用于一个锁相环电路的设计中.     

无源非线性延迟锁定保护电路的分析

本文提出一种简单的无源非线性延迟锁定保护电路，它除具有由复杂的数字逻辑电路构成的计数式延迟锁定保护电路的功能外，对实际工程上常用的ｒｃ低通电路相关处理情况，还优于后者。本文分析了无源非线性延迟锁定保护电路的性能，给出了理想积分和ｒｃ低通电路相关处理两种情况下的确定保持时间的均值和方差，奠定了这种保护系统的理论基础。     

虚拟现实系统中的视觉延迟研究

视觉延迟将致虚拟现实系统的沉浸感遭到破坏，并导致用户产生运动高，对产生视觉延迟的检测延迟和成像延迟进行了研究。     

基于延迟锁定环技术的数字脉宽调制器的设计与实现

介绍了一种新型的基于数字延迟锁定环DLL(Delay Lock Loop)技术的混合数字脉宽调制器DPWM(Digital Pulse Width Modulator)结构,该结构用可编程延迟单元PDU(Programmable Delay Unit)构成延迟线,通过DLL调节算法,动态地调整PDU的延迟时间,从而消除了延迟线的延迟时间受工艺、温度、工作电压的影响,提高了PWM的调节线性度,适用于数字控制开关式电源SMPS(Switched-Mode Power Supply),可以大幅度的提升系统的性能。同时,此种结构的DPWM适合FPGA验证和流片实现。采用CMOS 0.18μm工艺对所提出的结构进行了设计与实现,DPWM占用面积0.045 7 mm2,芯片测试结果非常好,可以进行工程应用。     

一种宽带非因果时延滤波器设计方法

提出了一种设计宽带雷达信号精确数字延迟滤波器设计方法。该方法采用两个线性调频信号级联，对参考信号进行时延，通过基于傅里叶变换的运算，完成任意群延迟滤波器系数的求取。采用该方法实现的非因果FIR数字滤波器具有延时精度高计算量小的特点。采用仿真对该方法的性能进行了评估。     

解决拨号音延迟的一种方法

解决拨号音延迟的一种方法九江市邮电局喻利生九江市电话号码已于１９９４年１２月４日，顺利地由６位升为７位。运行不久，有一市话端局（机型为ＮＥＡＸ６１）用户反映，拨号音延迟的情形经常发生。ＮＥＡＸ６１数字程控交换机为集中式控制，每一交换网络有９６条服务电...     

DSSS接收机中一种延迟锁定环的设计与实现

延迟锁定环（DLL）是扩频接收机中实现PN码捕获和跟踪的一个重要部分，本文介绍了一种基于farrow结构的内插滤波器的延迟锁定环，并进行了数字化实现。通过MATLAB仿真，表明这种延迟锁定环可以比较好的解决PN码同步问题，并FPGA上实现了该算法，使数字解调的硬件实现具有很好的移植性和灵活性。     

数字有源EMI滤波系统延迟的建模与分析

随着数字处理技术的进步,数据采集速度与精度的大幅提高,使得数字有源电磁干扰滤波技术DAEF(Digital Active EMI Filter)成为EMI(Electro-Magnetic Interference)滤波技术发展的新方向.由于EMI信号频率较高,所以EMI滤波控制中的延迟对滤波性能的影响不可忽视,需要深入研究.本文详细分析了数字有源EMI滤波系统中产生延迟的原因,建立了具有延迟特性的数字有源EMI滤波系统模型,仿真分析了延迟时间对EMI滤波系统滤波性能的影响.搭建了基于FPGA(Field Programmable Gate Array)的数字有源EMI控制系统平台,验证了具有延迟特性的数字有源EMI滤波系统模型的正确性,揭示了数字有源EMI滤波系统延迟环节对滤波性能的影响规律,这有助于对数字有源EMI滤波器的进一步研究和推广应用.     

互连延迟的分析分析方法

随着工艺技术到达深亚微米领域，互连线的延迟影响越来越大，已经超过门延迟，成为电路延迟的主要部分。因此，互连线的延迟已成为集成电路设计中必须解决的问题。目前人们已展开了全面、深入地研究，提出了许多方法。本文将介绍各类互连延迟的评估分析方法，分析它们的原理，比较它们的优缺点。指出它们的适用范围。     

一种新颖的低非线性全数字多相时钟产生电路

通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。     

真空断路器在机械冲击下延迟放电

我们已经测量了电流断开后真空断路器内延迟放电与作用于真空断路器的真空灭弧室上的机械力、电动力之间的函数关系。而且还发现了发生强烈的属冲击型的高达１０＾４ｍ／ｓ＾２的加速度值与延迟放电概率的增值之间的修正关系。通过使用简单的机械阻尼法减小冲击波幅值可以使延迟冲击概率下降５０％。由此得出，在试验中观察到的大多数延迟放电都是由于松散地附在触头表面和蒸汽屏蔽筒表面的微粒以及在强烈冲击下被释放的微粒引起的。     

Internet网络延迟分析

对Internet网络延迟进行较为全面的分析，指出排队延迟是Internet上的主要延迟，提出一种新的减少网络延迟，改善Internet服务质量的方法，并用排队论加以分析。     

高准确度可程控延迟快前沿外触发脉冲信号源的设计

针对传统设计的快前沿延迟脉冲信号源存在延迟时间调整范围小的主要缺陷，提出了一种基于特殊专用集成电路和计算机控制技术为核心的设计方法，实现了快前沿脉冲延迟时间可根据用户需要在0～250ns和0～999μs范围内任意设置的目标。     

高速、高精度脉冲延迟电路设计与应用

文章简述了基于门控振荡器的高精度脉冲延迟调节与时钟再生电路工作原理。电路设计和实现方法,以及在高速数字集成电路测试系统中的应用和延迟精度校准方法。     

NV-M8000摄像机延迟记录、定时发生器电路工作原理

<正> NV-M8000摄像机延迟记录、定时发生器由系统控制微处理器IC6001部分电路和专用数字集成块IC6005(MN4094S)以及外围电路组成,如附图所示。它的作用在于对D·REC、S·VHS、VTR和TALLY等状态进行控制。     

一种基于FPGA的数字延迟器的设计与实现

摘 要：延迟器在广播电视等领域用途十分广泛,文中利用FPGA芯片EP2C70F672C8设计并实现一种数字延迟器,模拟信号经AD转换后,通过乒乓读写操作送入2片SRAM芯片进行存储,然后送DA转换器恢复出延迟后的模拟信号,调节SRAM的存储深度,可以对模拟信号实现不同的延迟时间。实际测试表明,该延迟器延迟步进精度可达20ns,最大延迟时间可达5.2ms。     

一种基于双链延迟锁相环的实现DC-DC的零电压开关转换的栅驱动电路

本文陈述了一种基于双链延迟锁相环的实现DC-DC的零电压开关转换的功率管栅驱动电路。它使用两压控延迟链的延迟差作为死区时间,实现了高精度的零电压开关转换,并具有良好的线性度和较低的功耗。设计采用CSM 2P4M 0.35μm CMOS工艺,在输入电压3.3V,输出电压1.3V和4MHz开关频率下测试,在100mA到600mA负载电流范围内,为DC-DC提升效率2%到4%     

直接序列扩频通信系统实验教学系统的设计

本文设计了一种基带扩频通信教学实验系统，包括扩频调制和解扩接收两个部分，系统主要采用CPLD和单片机实现，延迟部分采用了数字延迟芯片。系统可用于开设扩频调制、扩频解调等教学实验。     

可编程数字延迟定时器LS7213

LS7213是一种可编程数字延迟定时器CMOS单片IC,该芯片在3~5.5V的电压下工作,静态电流不超过150μA。LS7213输出(OUT1)源电流IOH≥3mA,输出陷电流IOL≥15mA,可以驱动继电器等开关元件。LS7213有8个定时范围,定时时间从0.1s到10小时。封装与内部结构LS7213采用14脚双列直插式封装     

一种新型的用于高速串行接口的发送器

本文提出了一种新型的适用于USB2．0高速模式下(480Mb／s的数据传送率)的发送器电路。发送器主要由前置驱动电路和主驱动电路组成。前置驱动电路和主驱动电路分别由8级延迟单元和8级驱动单元组成。通过控制延迟单元的延迟时间和改变电路级数，可控制输出数据信号特性。电路设计基于TSMC的CMOS 0．25μm混合信号模型。电路仿真表明输出信号速率达到480Mb／s，并且高低电平幅值和上升下降时间符合USB2．0协议要求。