硬件信号量在多核处理器核间通信中的应用

在多核处理器的软件设计中,核间通信机制是关键所在,有效合理的核间通信可以发挥多核处理器的并行处理能力.中断和查询方式是传统的核间通信手段,但存在丢失中断和查询效率低的缺点.为解决这一问题,多核处理器提供了一种全新的硬件信号量机制,用于核间通信.本文以多核DSP芯片TMS320C6678为例,描述了硬件信号量的工作原理和方法以及模块的结构和配置,并给出两个核之间通信的实例.     

嵌入式网络技术在接收机中的应用

设计了一款应用于接收机通信的嵌入、式网络接口,并在数字信号处理器上实现了标准的传输控制(TCP/IP)协议栈.从关键芯片选取、接口及中断设计三方面对网口的硬件设计进行了阐述,介绍了TCP/IP协议栈中各模块的功能,对实现难度最大的TCP模块进行了论述,说明了软件模块在任务调度和模块化设计方面的考虑,最后以对该网口的测试...     

多核DSP和FPGA之间的高速SRIO通信

在高速采样系统中,大量数据需要实时传输到处理器.尤其是系统中存在多个处理器协同工作,就需要高速的总线来交换数据.SRIO总线由于存在连线少、传输速度高等优点,使用较为广泛.本文介绍了多核DSP和FPGA之间使用SRIO进行数据交换的软硬件设计方法,在不同数据需求下,介绍了FPGA将数据直接传输到DSP的DDR3、片内RAM或者多核的共享RAM中.本文研制了硬件系统,给出了各种方式的软件操作方法和实际硬件平台验证,SRIO传输速率达到4 Gbps.     

基于异构多核并行加速的嵌入式神经网络人脸识别方法

针对传统视频监控设备进行前端人脸识别时处理大量人脸数据所面临的计算性能不足的问题,提出了一种基于CPU-多核加速器异构结构的前馈神经网络并行加速框架,然后借助主成分分析方法对人脸数据进行特征提取用于神经网络的训练,并将训练好的神经网络模型导入神经网络加速框架中进行分类识别的方法。该方法最终在集成Zynq SoC和Epiphany的Parallella嵌入式并行计算平台中进行了系统实现。实验数据表明,该方法在保证识别准确率一致的情况下,能够提供相对于Zynq中的双核ARM处理器8倍的识别加速能力,在嵌入式人脸识别加速方面具有显著作用。     

汉明码在通信网络改进中的应用

对单片机数据通信网络物理结构进行改进,实现多机自主通信。以单片机串行口为基础,实现数据通信的容错技术。针对目前数据通信调控系统通信部分存在的干扰问题,采用汉明码纠错技术对发送和接收数据进行纠错校正。将繁杂的汉明码算法简单化,便于程序编程的实现。为了不影响通信的速率和系统的实时性,采用查表的方式对汉明码进行编程。     

智能网卡综述

在网速飞速提升、内存瓶颈突出、网络处理开销愈发显著的时代,普通网卡在网络协议处理、数据搬移、使用灵活性等方面逐渐暴露出缺陷.智能网卡,作为可编程的智能网络设备,在数据中心、科学计算领域均得到广泛关注,成为解决网络瓶颈的关键技术.在网络协议处理卸载、网络功能虚拟化、特定应用加速等应用场景中发挥着重要作用.综述从智能网卡的基础架构、编程框架、应用方向和热点问题4个方面进行分析,总结了目前产业界中的典型产品、学术界中的重要成果,明确了不同设计架构的优势和不足,分析了不同编程框架适用的应用场景,介绍了智能网卡在典型数据中心应用、科学计算应用实例中的作用,对不同应用场景中智能网卡的软硬件协同设计提供了建议.最后,综述对当前智能网卡设计、使用中仍然存在的热点问题进行总结,总结了通用的智能网卡设计思路,指明未来有价值的重要研究点.     

用于视频点播系统中实时数据流发送的多核结构

提出一种用于多核网络处理器平台的串行与并行相结合的混合结构,该结构由串行多核与并行多核相结合构成.针对视频点播系统中的实时视频数据流,通过这样的混合结构,可以有效的提高多核网络平台发送实时数据的平稳性和精确性.并且与通用的并行对称结构相比较,混合结构在扩展性上更具有优势,可以通过扩展薄弱环节的核数提高系统的服务能力.     

中央医用监护系统网络通信设计

设计了基于Windows平台下的中央医用监护仪网络系统,利用微机串行通信适配器与各分机采用半双工的主从通信方式实现了测量生命参数的高速、远距离通信,制定了通信协议、数据格式及数据打包方式.该系统的设计原理具有广泛的适应性和较高的性能价格比,可应用于其他测控仪器、仪表的高速远程通信.     

Performance Evaluation of Elastic GALS Interfaces and Network Fabric

This paper reports on the design of a test chip built to test a) a new latency insensitive network fabric protocol and circuits, b) a new synchronizer design, and c) how efficiently one can synchronize into a clocked domain when elastic interfaces are utilized. Simulations show that the latency insensitive network allows excellent characterization of network performance in terms of the cost of routing, amount of blocking due to congestion, and message buffering. The network routers show that peak performance near 100% link utilization is achieved under congestion and combining. This enables accurate high-level modeling of the behavior of the network fabric so that optimized network design, including placement and routing, can occur through high-level network synthesis tools. The chip also shows that when elastic interfaces are used at the boundary of clock synchronization points then efficient domain crossings can occur. Buffering at the synchronization points are required to allow for variability in clocking frequencies and correct data transmission. The asynchronous buffering and synchronization scheme is shown to perform over four times faster than the clocked interface.     

基于网络处理器的高速网络计费管理系统

网络的正常运营离不开网络计费管理，高速网络上计费管理系统的设计与实现一直受到各个ISP的密切关注．本文介绍了一套基于网络处理器的计费管理系统的设计与实现，该系统运行在1Gbps的网络环境下，实现了大型园区网网络用户的上网控制、网络计费等功能．实验室测试结果争实际运行情况充分证实了系统的高性能、稳定性与可靠性．     

多核网络处理器的高速数据交换控制结构

提出一种用于多核网络处理器数据通道处理的高速MAC接口数据交换控制结构。利用主动请求机制控制数据包的接收,通过多线程分配策略实现对接收数据的并行处理,维护数据包的到达顺序,实现高速数据传输。仿真与验证结果表明,接收控制器模块能在85 MHz工作时钟下达到2.56 Gb/s的数据吞吐率,满足网络处理器OC-48的线速处理要求。     

基于网络处理器的网络信息审计系统

传统基于通用处理器和ASIC的解决方案无法兼顾网络信息审计系统对高性能和灵活性的要求。该文以网络处理器IXP2400为例,对基于网络处理器的信息审计系统结构进行了研究,阐述了其数据处理机制、资源分配和核心关键技术。利用Radisys公司的接口卡ENP-2611,对提出的系统结构进行了实现,并研究了基于网络处理器的高效中英文多模式匹配算法。试验表明,系统的处理速度约为500Mb/s,和已有的实现相比,在性能上有较大程度的提高。     

阵列众核处理器上的高效归并排序算法

排序是计算机科学中最基本的问题之一,随着众核处理器结构的不断发展,设计众核结构上的高效排序算法具有重要意义.众核处理器的一个重要方向是阵列众核处理器,根据阵列众核处理器的结构特点,提出了2种面向阵列众核结构的高效归并排序算法,通过利用DMA(direct memory access)多缓冲机制提高访存效率、深度平衡归并策略保持众多核心之间的负载均衡、SIMD(single instruction multiple data)归并方法提高归并计算效率以及片上交换归并策略提高片上数据重用率,大幅度提高了阵列众核处理器的排序性能.在异构融合阵列众核处理器DFMC(deeply-fused many-core)原型系统的实验结果表明,算法排序速度达647 MKeys/s(million keys per second),其排序效率(排序速度/峰值性能)是NVIDIA GPU上最快的归并排序算法(GTX580平台)的3.3倍,是Intel Xeon Phi上最快的归并排序算法的2.7倍.最后,建立了阵列众核处理器上归并排序算法的性能分析模型,利用该模型分析了主要结构参数与算法性能的关系,对阵列众核处理器的研究有一定的指导意义.     

网络处理器同步问题的编译优化方法

网络处理器具有并行体系结构,而其高级语言往往具有串行语义。对串行程序进行并行化编译要求引入同步,而同步的优劣又影响生成代码的执行效率。针对网络处理器上的程序,提出一个对同步进行优化的程序划分算法以增加程序的并行性。实验数据表明,在一些有代表性的网络应用上,该算法可提高程序的并行性,并提升性能。     

图神经网络加速结构综述

近年来,新兴的图神经网络因其强大的图学习和推理能力,得到学术界和工业界的广泛关注,被认为是推动人工智能领域迈入“认知智能”阶段的核心力量.图神经网络融合传统图计算和神经网络的执行过程,形成了不规则与规则的计算和访存行为共存的混合执行模式.传统处理器结构设计以及面向图计算和神经网络的加速结构不能同时应对2种对立的执行行为,无法满足图神经网络的加速需求.为解决上述问题,面向图神经网络应用的专用加速结构不断涌现,它们为图神经网络定制计算硬件单元和片上存储层次,优化计算和访存行为,取得了良好的加速效果.以图神经网络执行行为带来的加速结构设计挑战为出发点,从整体结构设计以及计算、片上访存、片外访存层次对该领域的关键优化技术进行详实而系统地分析与介绍.最后还从不同角度对图神经网络加速结构设计的未来方向进行了展望,期望能为该领域的研究人员带来一定的启发.     

基于网络处理器的可演化路由器设计

可演化网络是一种动态可变换的网络结构,针对其软件实现方式导致的数据包转发延时较大问题,设计一种基于网络处理器的可演化路由器。充分利用网络处理器硬件中嵌入式处理器的灵活性与微引擎处理器快速高效的数据包处理能力,使数据包的处理速率接近 线速。     

基于网络处理器的路由交换方案

网络处理器是新一代网络设备的核心器件，基于网络处理器的路由器交换机开发是一个热点。由于ASIC和通用CPU各自的局限无法满足日益增长的网络流量和业务的需求，从而出现了网络处理器，网络处理器一般是由通用处理器作为控制CPU，多个转发引擎并行处理分组以隐藏访问I／O设备的延时，并通过协处理器来加速路由查找、CRC计算等功能。通过分析网络处理器的体系结构并依据当前网络处理器发展的实际情况提出了几种基于网络处理器设计的路由交换系统方案，并分析了各种方案的特点及应用场合。     

紧耦合网络接口的并行性研究

高效的网络接口已成为多机系统中的重要技术之一。文中通过对当前各种接口类型的分析认为，紧耦合应是网络接口的方向；同时，不同类型信息的串行处理是网络接口进一步提高性能的瓶颈。为此，对不同信息间的并行性进行分析后，提出了并行网络接口的概念结构，并对其性能进行了评价。     

基于NP的网络测试系统的设计与研究

把网络处理器应用于网络测试领域,设计和实现了一个网络测试系统。论文首先讨论了网络测试领域的研发现状,从软硬件角度分别叙述了该系统的架构及主要功能,并分析了系统设计中遇到的关键问题。同时对系统的关键流程进行分析,通过对系统的主要模块的测试,验证了系统的性能。网络处理器为开发高性能的网络测试系统提供了一个比较好的解决方案。